JPS59207498A

JPS59207498A - 半導体メモリ試験装置

Info

Publication number: JPS59207498A
Application number: JP58080899A
Authority: JP
Inventors: Ikuo Kawaguchi; 川口　郁夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-05-11
Filing date: 1983-05-11
Publication date: 1984-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体メモリ試験装置に関し、詳しくは不良
ビット救済のために冗長ワード又はビット線を内蔵した
メモリのテストにおいて、救済線の判定に必要なフェイ
ルデータの解析を行なうに好適なフェクールデータ記憶
装置を備えた半導体メモリ試験装置に関する。

〔発明の背景〕

従来、一般的にメモリ試験装置（以下単にメモリテスタ
という）は、１−１図に示すように、タイミング発生器
２のタイミング信号出力乙により制御されるパターン発
生器１と、被試験メモリ３のデータ出力１１と期待値デ
ータ１０と全比較し、被試験メモリ６の良否判定結果を
出力する比較器４と、その比較器４からの比較結果１２
がフェイル（不良）のとき、被試験メモリ６に与えてい
るアドレスと同一か、又は、対応するアドレスにフェイ
ル情報を書込むように構成されたフェイルメモリ５であ
って、テスト終了後にこの内容を読み出し、フェイルデ
ータ内容の解析を行なうフェイルメモリ５により構成さ
れる。

パターン発生器１は、被試験メモリ３ヘアドレス８と書
込みデータとしてのテストパターン９を与え、同時に、
比較器４への期待値データ１０と、タイミング発生器２
への制御信号７を出力する。

フェイルメモリ５は、通常被試験メモリ３と同一かそれ
以上の容量を有する書込み・読出し可能なメモリで構成
され、パターン発生器１から被試験メモリ乙に与えてい
るアドレス８と同一のアドレス８が与えられる。

一方、最近の技術動向として、メモリの大容量化に伴な
って低下する歩留りを改優するため製造プロセスの改良
などが行なわれているが、メモリデバイスそのものの工
夫により歩留りを・上げようとする方法も行なわれてい
る。すなわち、メモリ内に多少の不良ビットが存在して
も、内蔵した冗長ビット線やワード線でこれをライン単
位で置換えて救済する方法が採用され始めている。

第６図は、テスト結果として×印で示した■から［相］
（○内の数字はフェイル発生順序を表わす）のフェイル
が発生したメモリを、冗長救済線として用意されたカラ
ム側（ｘ）２本、ロー（［１１ｆｙｌ、２本で置換えて
救済する例を示したものである。

被試験メモリセルアレイ１６の中の■から＠捷でのフェ
イルセルに対し、第３図の例ではカラム側、ロー側各々
２本つつの冗長線で救済が可能であったが、フェイル発
生の分布の状態やフェイルセルの数によっては救済でき
ないこともある。々お、カラム側、ロー側の冗長救済線
の本数を、それぞれＮ、　、　Ａ’、　　ということに
する。

このように、フェイルデータの分布や数から救済が可能
か否かの判定や、救済線を決定するデータ解析処理は、
従来テスト終了後に第１図に示したフェイルメモリ５内
のデータを使って行なわれている。しかし、救済処理は
単なるテスト結果のデータ収集ではなく、この処理によ
って１つのメモリが完成される製造プロセスの−ａｔと
して考えられるべきものであり、オンラインリアルタイ
ムによる短時間の処理が要求されることとなる。

したがって、単に従来のデータ解析用に用意された被試
験メモリと同一かそれ以上の容量を有、するフェイルメ
モＩＪ　’に流用する方法では、その内容全サーチして
フェイルアドレスを探すたけでも相当な時間を要し、大
容量の被試験メモリに対しこのよろな要求を満足させる
ことが容易ではないという欠点金有していた。

加えて、良く知られているように、メモリ価格に占める
テストコストの比が高く、これを低減させるため１台の
テスタで多数個のメモリテスタにテストすることが行な
われている。その場合、テスタ構成としては第２図に示
すように、被試験メモリ３Ｉから６４までの各々のテス
ト結果を記憶するためフェイルメモリ５．から５．、ま
で全設ける方法が考えられる。したがって、フェイルメ
モリ５１〜５１内のデータに対する救済判定のだめの解
析処理は−ＣＰＵ１３によってフェイルメモリ５Ｉから
５いまで順番に行なわり、ることとなシ。

上記した処理時間に関する欠点はより一層重要な問題点
として注目されるものとなる。

次にリードウェアの規模や構成について見たときフェイ
ルメモリ５として用いられるメモリは、被試験メモリ３
よりも速いアクセスタイムを持つが、容量はそれよりも
小さいものを多数個組合せ、フェイルメモリデータｆ　
ＣＰＵ　１３等を用いて読出し易いような構成にしたも
のが一般的である。そのため、一つのフェイルメモリの
ハードウェアの規模は、そのメモリの書込み・読出し全
制御する周辺の回路構成を含めて考えたとき、小さくす
ることが困離となり、第２図のように多数個同時テスト
コストさせるシステム構成では、フェイルメモリの）−
−ドウエアの規模・コストがあい路となっていた。

〔発明の目的〕

本発明の目的は、従来技術の欠点を無くシ。

不良ピッ）ｋ、内蔵された冗長線を使って救済すること
が可能なメモリをテストするメモリテスタにおいて、救
済のだめのデータ解析を高速度で行なえ、しかも、コン
パクトに実現できるメモリテスタを提供するにある。

〔発明の概要〕

本発明は、被試験メモリのテスト結果を無条件に全て記
憶する従来のフェイルメモリを使用するのではなく、テ
スト終了後しながら真に救済判定に必要なデータだけを
残し、これを小容量の圧縮データマトリクスとして蓄え
、この救済判定に必要な最少限のデータに対しテスト終
了後解析を行なうようになしたことを特徴とし、これに
より救済判定の解析時間を短かくし、併せてハードウェ
アの規模を小さくすることができる。

このような高い効率でテスト結果を圧縮し、マトリクス
の形でデータを残すために、以下の２つの基本的な考え
方を導入している。

（１）　　テス）ｋ実行しながら比較器（例えば第１図
にかける符号４）からフェイル結果が出力されるたびに
、被試験メモリ（同３）に内蔵されている冗長線を使っ
て救済できる可能性があるか否かを判断し、その時まで
に発生したフェイルパターンやフェイル数を基にして救
済が不可能と判断された被試験メモリに対しては救済処
理全実行しない、すなわち、メモリとして’ＩＶＧ”で
あるとし、その後のフェイル結果全入力しないようにす
る。一方、それ以外に、才だテスｌ−ｉ続行し、フェイ
ルデータが入力されても救済判定の解析を行なうことに
よシ救済される可能性のある被試験メモリに対してはテ
スト全最後まで実行する。そし、て、テスト終了後、救
済判定の解析用にマトリクス形態で圧縮されて残ってい
るフェイルデータに対し救済線の判定処理を行なう。

（２１！＋）で述べたような、救済不可能の判断と同様
、テスト実行途中で救済線として確定することが可能で
あるため、この確定されたライ　　　　ンに対しては解
析処理の対象から外す目的で、それ以後入力されるその
ライン上のフェイルデータを記憶する専用のラインメモ
リを用意し、テスト終了後に解析を行なう圧縮データマ
トリクス内のデータとは区別して扱う。

以上、（１）、（２）の基本的な概念を本発明の要点と
して以下に詳述する。

いま、例えば第４図（αｊ〜（ｃ）に示すような位置と
順序とでフェイルが発生し、カラム側、ロー側ともに各
々２本の冗長線が用意さねている、即ちＡ’ｘ＝ＩＶｙ
＝２であるものとする。このとき、フェイル発生が■、
■捷での状態では、これを救済する方法としては、第４
図（α）のように”ｒ′ｆｒ１本冗長線と置換えて救済
する方法と、第４図（ｂｌのようにｙｈ、’ｌｔのロー
側に用意さねた冗長線と置換えて救済する方法とが考え
らねる。

一方、テヌ）？更に進め、フェイルが■、■。

■となった時点では、救済線は第４図（ｃｌに示すよう
にカラム側のＸ、以外にはなく、ロー（ｙｌ側の冗長線
を用いることは考えられなくなる。なぜならば、Ｘ、ラ
イン上に並んだフェイル敬は３個であり、ロー（ｙｌ側
で有している冗長救済線の本数Ａγよりも多いため、ｙ
側の冗長線を使って救済することは原理的に不可能であ
る。したがって第４図（Ｃ１の例では、この図に示され
ていない場所に存在するかも知れない他のフェイルとの
関係を見るまでもなく、救済線としＣｏを確定できるこ
とが容易に理解される。この救済線確定方法は、容量や
冗長線数（ｈｘ、　７Ｖｙ）の値が異ガった被試験メモ
リに対しても一般化できる基本的な概念である。

すなわち、カラム又はローの同一線上に発生したフェイ
ルの数が、対称線側（カラム線上のフェイルであればロ
ー側、ロー線上のフェイルであねはカラム側）に用意さ
ｈた冗長線本数をたえた時点で、その方ラム又はロー線
を救済線として確定できる。この確定は、テスト終了後
はもちろん、テスト実行途中においても第４図（ｃ）の
ように■のフェイルが発生した時点で即時Ｋ１なうこと
が可能であるため、それ以後、そのライン上に発生した
フェイルデータは救済線判定の解析処理対象から外せる
こととなる。

ところで、実際の被試験メモリのセルアレイのサイズは
、６４Ｘ６４　（／ｌ　ｆビット）−、１２８Ｘ１２Ｂ
（１６にビット）　、　　２５６×２５６　（６，ａＫ
ピント）といったように大きく、フェイルの発生するア
ドレスもその中で種々の分布形態全示すこととなる。

第５図はこのようなフェイル情報に対し、上記したよう
な基本的な考え方をもとにして、被試験メモリ内に発生
したフェイルセル間の相対的位置関係を保ちながら解析
処理には不要となる良品セル情報全除去し、真に救済判
定の解析対象として必要ガフボイルセル（’４−　Ｉｓ
　’！ｒマトリクスの形で残すデータ圧縮法を示したも
ので、本発明の重要なポイントとなるものである。

次（（、この圧縮の具体的方法を説明する。

２５６Ｘ２５６のマトリクスで表わされる第５ｉ３（ａ
＋の被試験メモリセルアレイ（６ａＫビツト）１６の例
において、テストを実行し々がら■から０才でフェイル
が発生する都度、その発生順に、その絶対アドレスとは
異なるがその対応づけが明確な”＋　１　”２１　”’
＋　３’＋　＋　３’２・・といった圧縮データマトリ
クス１７月のアドレスを割当てる。その結果圧縮データ
マトリクス１７は、第５図（ｂｌＯよう（てフェイルデ
ータの発生順に登録されたアドレスに配置し直された形
でそのデータを持つことになるが、救済線全判定するた
めに必要となるフェイル間の相対関係情報は失なわれず
に４×４の小さい７トリクスに圧縮され、解析処理が極
めて容易になることが分る。

第６図は、このようにして得らハる圧縮データマトリク
スサイズが冗長線の数に依存するこト金示すフェイルパ
ターンの１例である。冗長線としてＮｘ＝２本、Ｎｙ＝
２本を持つ被試験メモリのテスト途中又は終了時におい
て、上記した救済確定が発生しない範囲で７エイルデー
タ全最大限取り得る圧縮マトリクスのサイズは最大６×
６となる。

この例では、マトリクスデータ全解析することにより、
救済線として第６図中○印を付した”＋　＋　３：ｔ＋
　３’ｌ＋＋　３／６に選べば良すことが分る。コレは
、フェイルが２コづつ並んだラインが冗長線数だけＸ側
およびｙ側に各々存在できるということから得られるも
のである。

このようにして得られるマトリクヌサイズは、　　　゛
Ｘ側サイズの最大値：　（ＩＶ、　、　ＩＶ、）＋ＩＶ
、２−ｙ側サイズの最大サイズ７ｖ工・Ａρ十八へのよ
うに冗長線数で表現される。

たとえば、ＩＶｘ　＝　’　＋　ｈ：！／＝１であれば
２×２のマ）　’）　クス、　Ａ’、Ｔ＝　３　、　Ａ
’ｙ＝　６テアｈ、　ハ１２Ｘ１２　ツマトリクスを用
意すれば良いことが分る。

一方、このようにフェイルの発生順に登録されたマトリ
クスの外に位置するような新たなフェイルに対しては、
救済不可能かもしくは救済線として確定されるかのどち
らかとなり、いづれにしてもテスト終了後の解析対象の
データとはなり得ない。たとえば、第６図■は救済不可
能であり、＠はｘ、ヲもって救済線と確定されることを
示している。

以上、本発明の要点である（＋ｌ　、　　＋２１につい
て詳細に述べた。これらを１とめると、第６図のように
冗長線数に応じたマトリクスと、新しいフェイルデータ
がこのマトリクスの内側か外側の判定と、もし外側なら
救済線確定か救済不可能かの判定全行なう機能を持つこ
とにより、テスト終了後に真に解析が必要と々るデータ
たけをこのマトリクス内に残せることとなるということ
である。

〔発明の実施例〕

以下、本発明の一実施例全第７図により説明する。本実
施例は、第１図、第２図に示り、た従来のフェイルメモ
リ５全本発明を用いて構成したもので、第６図に示した
冗長線がＸ方向、Ｙ方向各々Ｎｘ＝２本、Ｎ、＝２本の
場合について示【、７たものである。以下、まずこの構
成を説明する。

構成は太きく３つに分けることができる。

＋１１　　被試験メモリのフェイル絶対Ｘアドレス３６
絶対Ｙアドレス３７ヲ圧縮データマトリクス１７のＸア
ドレス４４．４６とｙアドレス’　”　＋　Ａ７＋　（
’　”）に変換する甘での系であって、次の要素全含む
。フェイルアドレスＸ、Ｙ−６それぞれ登録するＸフェ
イルラインレジスタＥＵＬＲ２０，）’フェイルライン
レジスタＹＦＬＲ２１−新Ｌ　＜　発生したフェイルア
ドレスの数を計数し、圧縮データマトリクス１７のｘ、
ｙのアドレス、ｌＫ６×６以内か否かの出力１．４５を
出力すると同時にフェイルの絶対Ｘ、Ｙアトシス３６．
３７’ｉその発生＋１１ｆｆｌに番号付けをして圧縮デ
ータマトリクス１７のアドレスデータとして置換えるカ
ウンタ２２．２３、カウンタ２２．２３で置換えられり
ｘ　７ドレス４４、ｙアドレス４５ヲ絶対Ｘアドレス３
６．絶対Ｙアドレス３７に対応させて記憶するＸアドレ
スレジヌタＸＡＲ３乞、ＹアドレスレジスタＹＡＲ３Ａ
、及び圧縮データマトリクス１７のデータ入力（４８）
としてｙアドレス４７を変換するデコーダ３５゜（２）　　本発明の橡要の説明で述べた第６図の圧縮デ
ータマトリクス１７゜（３）　　新たなフェイルアドレスが圧縮データマトリ
クスサイズ６×６の外側にあること全検出する比較器２
８．２９、救済線確定を検出するＸラインフェイルカウ
ンタＸＬＦＣ２１及びＹラインフェイルカウンタＹＬＦ
Ｃ２５、マトリクスサイズの外側にあって救済線確定が
ない場合、その被試験メモリ７５　”Ａ’Ｇ”として判
定するゲート３０、３１．３２、および異なるテストパ
ターンなどにより同一アドレスでフェイルが発生したと
き２重にＸラインフェイルカウンタｘＬｐＣ２４、Ｙラ
インフェイルカウンタＹ’ｌＪＣ２５でフェイル数をカ
ウントすることを防止するためのゲート２６．２７゜以上の６つについて各々以下に詳しく動作を説明する。

（１）　　フェイルのＸ側アドレスを登録するフェイル
ラインレジスタＸＦＬＲ２０は、第８図に示すようなラ
インメモリ（被試験メモリのＸ側アドレス長全奥行きに
持つ１ビツト幅のＬ４ｋｆ　）であり、マルチプレクサ
ＭＩＪＸ−１８の出力（Ｘアドレス）４０全入力として
、そのアドレスにデータＪｌ＋を書込む。（もちろん、
初期状態としてはフェイルラインレジスタＸＪＬＲ２０
＊　含めて全てのメモリやレジスタはｏＩ＋にクリヤさ
れて１ハるものとする。）そして、もし、入力されたア
ドレスがすでに書込まれていない（一度もアクセスされ
たことのない）アドレスであれば、フェイルラインレジ
スタＸＦＬＲ２０の出力は“０”となるため、次段のカ
ウンタ２２全１つ進める。すなわち、フェイルデータが
取込まれるたびに、　ＥＮＢが０”であればカラン）（
＋１）する。一方、もし、既に”１”が書込まれている
アドレス（以前に少なくとも一度アクセスされたことが
ある）であれば、フェイルラインレジスタＸＦＬＲ２０
の出力４２は”１”となり、カウンタ２２は動作しない
。

このようにして、フェイル発生順に、異なる６種類のフ
ェイルアドレスが１から６まで（もしくは０から５まで
）、絶対Ｘアドレス４０に対応してＸアドレスレジスタ
ｘ／４Ｒ３３に登録される。したがって、Ｘアドレスの
どこが登録されたかは、Ｘアドレス４０ヲサーチするこ
とにより、ＸアドレスレジスタＸＡＲ３３の出力（４６
）ｋ見ることによシ得られる。

一方、Ｙ側についても全く同様であるが、Ｙ側において
変換・登録された圧縮データマトリクス１７のｙアドレ
スは、圧縮データマトリクス１７のデータ入力ＤＬｒＬ
（４８）として用いるためデコーダ３５に入力される。

（２）　　次に圧縮データマ）　ＩＪクス１７の構成を
第１０図に示す。ｘ、ｙでアクセスされる６×６のマト
リクス全構成するため、本実施例では６人力で奥行が６
のＲＡＪｆ構成としている。そして、アドレス入力とし
てＸ側データ（エアドレス４６）全、データ入力として
ｙ側データ（デコーダ出力４８）を用いている。Ｘアド
レス４６としては、ＲＡＭ内部にアドレスデ−ダヲ持っ
ているため、最大６までの２進データを表わすため３ビ
ツトのカウンタ２２で得られたデータ全そのまま入力し
ている。したがって、データ解析のためにこのマトリク
ス全貌み出すときは、Ｃ’ｌ−ＵからマルチプレクサＭ
ＵＸ　１　Ｂを通じ、上記したように予め調べぞおいた
Ｘアドレス４４．４６に対応するＸアドレス３８ヲ入カ
シ。

第１０図に示したＤＯＵＴから圧縮データーマトリクス
出力４９を出力することとなる。このときＣ’ＰＵは、
６ビツトの並列データを６回読み出すだけで読み出しを
完了することとなる。もちろん、圧縮データマトリクス
１７のアドレスとＤｉｎｆ各々ｙ各々レアドレスドレス
に入れ換え、Ｙアドレス３９をマルチプレクサＭＩＮＸ
　１９に入力して読み出すようにすることも可能である
。

（３）　　前で述べたようにＩ’Ｊ’ｘ＝　２　、　Ａ
’ｙ＝　２の冗長線数を持った被試験メモリにおいては
、６個以ｌｌｍ−ライン上にフェイルが並んだ時、それ
が圧縮マトリクスの内外にかかわらず救済線として確定
される。そのため、ＸＩＩＩＩ、Ｙ側共にこのライン上
のフェイルを計数するＸラインフェイルカウンタＸＬＦ
Ｃ２４及びＹラインフェイルカウンタＹＬＦＣ’　２５
２設けている。第９図はこの構成ｆＸラインフェイルカ
ウンタＸＬＦＣ２４について示したものである。これは
カウンタというより、むしろフェイルラインレジスタＸ
ＪＬＲ２Ω、ＹＦＬＲ２１と同一構成の１？−４Ｍ５９
．６０を用いた２段のシフトレジヌタであり、前述した
２重カウント防止ゲート２６゜２７の出力を、このＲＡ
Ｍ５９．６０のイネーブル信号５０．５１トしてチップ
セレクトＣ５に与え、フェイルラインレジスタＸＪ’Ｌ
Ｒ２０、ＹＦＬＲ２１に同一アドレスが登録される度に
、ＲＪｉＭ　５９−・ＲＡＭ　６０と１”をシフトする
。

したがって、フェイルラインレジスタＸＦ″ＬＲ２０？
：初段として考えたとき、　ＲＡＭ５ｑは２段目、ＲＡ
Ｍ６ｏは３段目として見なすことができ、同一ライン上
に３個並ぶということは３段目のＩｆＡｉ　（５０の出
力がそのアドレスの時に”１″となることを意味し、こ
れはそのま″！第９図に示すようにＸ救済確定フラグ５
２として得らねることが分る。

実際の解析においては、マルチプレクサＪＩＵＸ　１　
Ｂを通じてＣ’ＰＵからＸアドレス３８全入力し、Ｘア
ドレスとの対応を見ることと同時に、とのＲＡｆ　６０
の出力からテスト中に救済確定したラインを全て得るこ
とが可能であり、このライン数が冗長線として用意され
たライン数以上あった場合、解析を要さず、即、救済不
可能と判定することができるものである６次に、第７図
における比較器２８．２９は、登録されたＸアドレス４
４およびｙア゛ドレス４５の数が各々６を超えたとき出
力５４．５５を出す。

そして、第６図＠の例で分るように、もし、ｙ側でマト
リクス１７を超えたときＫは、ｘ２が救済線として確定
されるように、Ｘ側の救済確定フラグをチェックするこ
とが必要と々る。

そのため、ｙ側の比較器出力５５はＸ救済確定フラグ５
２で禁止が与えられてお９、もし、このフラグ５２が立
っていない場合には、そのままこの被試験メモリは救済
不可能であり、ゲート全弁して被試験メモリ７ｖＧフラ
グ５８が出力される。第６図＠の例はこの６ＮＧ”とし
て出力されるパターンを示している。つ１シ、ｙ側とし
てハｙ３上に＠を含めて２個しかフェイルが存在しない
ため救済確定されないためである。

以上５本実施例によれば、テスト終了と同時に被試験メ
モリサイズには関係なく、冗長線数で決まるわずか６×
６のマトリクス内に救済判定のための解析データが圧縮
され、データの読み出し、解析時間の大幅な短縮が図ら
れ、又、テスト途中においても、救済が不可能なものに
ついての判定が可能であり、史には、フェイルの発生パ
ターンによっては解析を要せず救済線が確定されること
から、これも解析時間全短縮する効果を持っているもの
である。しかも、本実施例から分るように、従来の被試
験メモリと同容量のメモリをフェイルメモリとして用い
るものに比べ、極めて小容量の圧縮データマトリクス１
７ト、フェイルラインレジスタＸＩ’ＬＲ２０ＹＦＬＲ
２１、７エイル’ｊｉ　ウンタＸＬＦＣ２ａ　、　　Ｙ
ＬＦＣ２５、アドレスレジスタｘ／４Ｒ３３，ＹＡＲ３
４ノヨウナ１ビット幅のメモリから構成されるため、ハ
ードウェア規模としても極めて小規模に実現できると−
う効果がある。冗長線数の違いによる種々のマトリクス
サイズは本実施例と同様、容易に実現可能である。

なお、以下に述べるようなわずかなハードウェアやメモ
リを付は加えることにより、更に解析処理時間の短縮、
解析能力の向上が図られるものである。

（α）　救済確定線数カウンタＸ、ＹラインフェイルカウンタＸＬＦＣ２４。

ＹＬＦＣ２５の出力段にこれを設けることにより、救済
確定線数が冗長線数を超えたとき、即、救済不可能と判
定できる。

（ｂ＋　　救済確定ラインメモリこれは、Ｘ＠ＹラインフェイルカウンタＸＬＩ”Ｃ２４
、ＹＬＦＣ２５により救済線と確定されたアドレスライ
ン上の、そね以後のフェイルデータも解析対象データと
して記憶するだめのメモリであり、救済確定フラグ５２
．５３の出力をそのメモリのチップセレクト入力として
用いることにより容易に構成が可能である。

このメモリを設けることにより、救済できた被試験メモ
リ内のフェイルデータは全て残されるだめ、より高度の
フェイル解析や、より多くの条件を盛込んた救済判定が
可能となる。

第１１図乃至第１４図に、この救済確定ラインメモ−り
の配置や構成法について、第６図の圧縮データマトリク
スサイズ（６Ｘ６）　ｆ例にして具体的に示した。

第１１図は、被試験メモリのＸ側突アドレス長Ｌｘｋ持
つｙ側確定線用の２本の救済確定ラインメモリ６３．６
４及び被試験メモリのＹ側実アドレス長Ｌｙｆ持つＸ側
確定線用の２本の救済確定ラインメモリ６５．６６ｆ設
けたものである。

第１２図は、専用の救済確定ラインメモリとしてはｙ側
にだけ２本のラインメモリ６３．６４を設け、Ｘ側は圧
縮データマトリクスに用いるメモリを図に示すように幅
６ビツトの被試験メモリのＹ大笑アドレス長り、２持つ
細長いメモリ１７′　として、救済確定メモリと兼用さ
せたものである。

第１３図は、第１２図のＸ側とｙ側全入れ換えた構成で
あり、ラインメモリ６５．６６とメモリ１７″とを備え
ている。

第１４図はＸ側、ｙ側とも圧縮データマトリクスと兼用
させた構成である。

以上のように、救済確定ラインメモリの構成としては種
々のものが考えられるが、圧縮データマトリクスと兼用
させた側については圧縮がハードウェアで行なわれ々い
ため、テスト終了後にソフトウェアで行なう解析処理量
がわずかに増えるが、その反面、ハードウェア規模が第
１１図に比べ小さくなるという特長を持っており、処理
時間との関係から構成を選択することができるものであ
る。

以上１本実施例およびこれに付加することにより、より
大きい効果や高い機能が得られるものについて説明した
が、被試験メモリが１ピツトのデータラインを持つもの
ばかりでなく、マルチデータと呼ばれるデータ入出力（
たとえば、４ピツトや８ビツト）ヲ持つものに対して冗
長線による救済判定が必要となった場合でも、本発明に
よる解析方法に基づく装置を複数組並列に設けることで
対処でき、更には、このようにデータビットの異なる被
試験メモリに対して共通に機能できるよう構成すること
は、第７図のカウンタ２２．２３を中心に若干の変更を
加えることによシ容易に実現できるものである。

又、第７図のＸ、ＹラインフェイルカウンタＸＬＦＣ２
４、ＹＬＦＣ２５は、一般的なシフトレジスタやカウン
タで置換えても実現が可能である。

一方、不良救済方法として、Ｘ側、Ｙ側の両方に冗長線
を持たず、片側だけで行なう被試験メモリに対しては、
単に不良アドレスが登録される第７図のフェイルライン
レジスタＸＦ″ＬＲ２０又はＹＦＬＲ２１の出力だけを
用いることにより可能であシ、本発明ではこの両方式に
ついて効果を発揮できるものである。

〔発明の効果〕

本発明によれば、冗長線不良救済方式の被試験メモリ全
テストしながら、その結果に対し真に救済判定の解析が
必要となるフェイルデータだけを残した小容量のデータ
マトリクヌに圧縮できるため、解析時間の大幅短縮化と
ハードウエアの小規模化が実現できる効果がある。

い寸、仮に第６図で示したように冗長線数がＮｘ　＝　
２　、　Ｎｙ　＝　２の６４Ａｘ１ビツトのメモリをテ
ストし、従来の同容量のメモリを有するフェイルメモＩ
Ｊ　’に使った場合と比較する。従来の７エイルメモリ
に対しては１６ビツト幅でデータを読出すものとし、こ
の読出し時間がほぼ解析時間に比例すると見なせば、第
７図の本発明の実施例では６ビツト幅で圧縮データマト
リクス（６ＸＳ）全読み出すため−（６４に／１（Ｓ　
）／（５６／６　）中６６７とな９約６７０分の１の処
理時間に短縮されることが分る。

【図面の簡単な説明】

第１図は一般的な半導体メモリテスタのブロック図、第
２図は被試験メモリを多数個同時にテストする場合の一
般的なテスタのブロック図第３図は冗長線によシネ良ピ
ットヲ救済する説明図、第４図は救済線確定の原理図、
第５図は被試験メモリの７エイルデータ圧縮方法の説明
図であり、同図（α）は被試験メモリセルアレイ、同図
（６１は圧縮データマトリクスである。第６図は圧縮デ
ークマ）　ＩＪクスを使った救済線判定の解析方法全示
す図、第７図は本発明の一実施例構成図、第８図は本実
施例のフェイルラインレジスタの構成図、第９図は同じ
くラインフェイルカウンタの構成図、第１０図は圧縮デ
ータマトリクスの構成図、第１１図乃至第１４図は救済
確定ラインメモリ金儲えた圧縮データマトリクスの構成
例を示す図である。１・・・パターン発生器　　２・・・タイミング発生器
３・・・被試験メモリ　　　４・・・比較器５・・・フ
ェイルメモリ６・・・タイミング信号出力フ・・・制御信号　　　　　８・・・アドレス９・・・
テストパターン　　１０・・・期待値データ１１・・・
被試験メモリのデータ出力１２・・・比較結果（フェイルデータ）１３・・・ＣＰ
Ｕ　　　　　　　　　１ａ・・・テスタＣ’ＰＵバス　
　　　１５・・・フェイルメモリ出力１６・・・被試験メモリセルアレイ１７・・・圧縮データマトリクヌ１８．１９・・・マルチプレクサＭＵＸ２０．２１・・
・フェイルラインレジスタＸＦＬＲ，ＹＦＬＲ２２、２
３・・・カウンタ２へ２５・・・ラインフェイルカウンタＸＬＰＣ，ＹＬ
ＦＣ２４２７・・・ゲ−）Ｑ２９・・・比較器５０、３
１．３２．・・・ゲート５５、５４・・・アドレスレジスタＸＡＲ、ＹＡＲ３５
・・・デコーダ　　　　　３６・・・絶対Ｘアドレス３
７・・・絶対Ｙアドレス５８・・・Ｘアドレス（ｃｐｖデータ）３９・・・Ｙア
ドレス（ＣＰＵデータ）ＡＯ・・・Ｘアドレス　　　　
４１・・・Ｙアドレス４２・・・ＸＦＬＲ登録出力　　
　４３・・・ＹＦ’ＬＲ登録出力４４４６・・・Ｘアド
レス　　４５．　Ａ７・・・ｙアドレス４８・・・デコ
ーダ出力４９・・・圧縮データマトリクス出力５０・・・イネーブル信号　　５１・・・イネーブル信
号５２、５３・・・Ｘ、Ｙ救済確定フラグ（ＣＰＵへの
データ）５＾５５・・・・（圧縮データマトリクス外フラグ）出
力５６、５７−−−　ｘ　、　　ｙＮＧ確定フラグ５８・
・・被試験メモリ７ｖＧフラグ５９．６０・・・ラインフェイルカウンタ用ＲＡＭ６１
・・・ラッチ　　　　　　６２・・・１データ第　１　
困嶌　３　図て（カラム）鷺　４図。α、　　　　（い　　°　ＬＣ）蔦　５　図６３３− 藁　６　図元　１１　　図不　１３　　図６

Claims

【特許請求の範囲】

冗長線を用いて不良ビットを救済するようになした半導
体メモリの試験装置であって、試験結果のデータを救済
線判定の解析に必要なデータたけに圧縮して記憶する圧
縮データマトリクスと、不良ビットアドレスを上記マト
リクスのアドレスに変換するアドレス変換部と、データ
を圧縮する上で必要となる救済不可判定および救済線候
補の判定を行なう補助処理部とを設け、上記マトリクス
のデータ解析を行なうことにより救済線を判定するよう
になしたことを特徴とする半導体メモリ試験装置。