JPS5920860A - 光伝送体による情報検知方法 - Google Patents
光伝送体による情報検知方法Info
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- JPS5920860A JPS5920860A JP57130337A JP13033782A JPS5920860A JP S5920860 A JPS5920860 A JP S5920860A JP 57130337 A JP57130337 A JP 57130337A JP 13033782 A JP13033782 A JP 13033782A JP S5920860 A JPS5920860 A JP S5920860A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- pulse
- output
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテジタル出力型の積分回路に関し、特に２つの
信号の積の積分に比例する数のパルスを出力するように
した積分回路に関する。
信号の積の積分に比例する数のパルスを出力するように
した積分回路に関する。
電子弐屯力且占１の１つとしては米国ＧＥ社より出され
た文献（ＪＮＴ、Ｊ、 ＥＩｅＣ１ｒＯ旧Ｃ３１９８Ｑ
。
た文献（ＪＮＴ、Ｊ、 ＥＩｅＣ１ｒＯ旧Ｃ３１９８Ｑ
。
ｖｏｌ ４８ 、Ａ３ ｐＩ） ２５７）が知られてい
る。この文献では三相ダ流用を示しているが、これを単
相用に変更し、かつ、改良を加えたもの〒第１図に示す
。すなわちこの電力計は給電腓電圧に比例した電圧信号
Ｅｖと、給電線電流に比例しだ電圧信号Ｅ＋ とを乗算
し、これを積分することにより周波数信号ｆ。を得るも
のである。しだがって′重力量はこのｆｏを言１数する
ことにより求めることができる。
る。この文献では三相ダ流用を示しているが、これを単
相用に変更し、かつ、改良を加えたもの〒第１図に示す
。すなわちこの電力計は給電腓電圧に比例した電圧信号
Ｅｖと、給電線電流に比例しだ電圧信号Ｅ＋ とを乗算
し、これを積分することにより周波数信号ｆ。を得るも
のである。しだがって′重力量はこのｆｏを言１数する
ことにより求めることができる。
この回路の動作を第２図のタイムチャー）Ｋより説明す
る。
る。
この図は電圧と電流の位相差がｏ″の場合である。
積分器ｌＮＴｌと比較器ＣＰＩ 、ＣＦ２ 、フリップ
フロップＦＦＩとスイッチＳＷＩは、三角波出力ＶΔを
発生するだめのものである。積分器Ｉ Ｎ ’Ｉ’ １
は、演算増巾器Ａｌ、抵抗Ｒ１，容量Ｃ１とからなり、
スイッチＳＷＩを介して与えられる電圧Ｖｍ又は−Ｖｍ
の積分出力ＶΔを発生する。だとえば、電圧ＶＩＩが与
えられたとき、漸次直線的に減少する電圧を出力する。
フロップＦＦＩとスイッチＳＷＩは、三角波出力ＶΔを
発生するだめのものである。積分器Ｉ Ｎ ’Ｉ’ １
は、演算増巾器Ａｌ、抵抗Ｒ１，容量Ｃ１とからなり、
スイッチＳＷＩを介して与えられる電圧Ｖｍ又は−Ｖｍ
の積分出力ＶΔを発生する。だとえば、電圧ＶＩＩが与
えられたとき、漸次直線的に減少する電圧を出力する。
この出力ＶΔは比較器ＣＰＩの非反転入力端および比較
器ＣＰ２の反転入力端に印加されている。比較器ＣＰＩ
の反転入力端および比較器ＣＰ２の非反転入力端には、
それぞれ基準電圧ＶＲおよび−ＶＲが印加されている。
器ＣＰ２の反転入力端に印加されている。比較器ＣＰＩ
の反転入力端および比較器ＣＰ２の非反転入力端には、
それぞれ基準電圧ＶＲおよび−ＶＲが印加されている。
比較器ＣＰＩは、出力ＶΔがＶｕに等しくなると、ノリ
ツブ７０ツブＦ Ｉｉ’ １をセットする信号を出力し
、比較器ＣＰ２は、出力ＶΔがＶｕｉＣ等しくなると、
ノリツブフロップＦＦＩをリセットする信号を出力する
。スイッチＳＷ１け、フリップフロップＦＦ１の出力Ｑ
が１のとき電圧Ｖ＋＋を抵抗Ｒ１に接続し、出力Ｑが０
のとき、Ｖ＋＋を抵抗Ｒ１に接続する。たとえば、スイ
ッチＳＷＩが電圧ＶＢ１１１１１Ｉにセットされている
とき、積分器Ｉ Ｎ Ｔ １の出力ＶΔは、漸次、直線
的に減少し、比較器ＣＰ２において、一致が検出される
と。
ツブ７０ツブＦ Ｉｉ’ １をセットする信号を出力し
、比較器ＣＰ２は、出力ＶΔがＶｕｉＣ等しくなると、
ノリツブフロップＦＦＩをリセットする信号を出力する
。スイッチＳＷ１け、フリップフロップＦＦ１の出力Ｑ
が１のとき電圧Ｖ＋＋を抵抗Ｒ１に接続し、出力Ｑが０
のとき、Ｖ＋＋を抵抗Ｒ１に接続する。たとえば、スイ
ッチＳＷＩが電圧ＶＢ１１１１１Ｉにセットされている
とき、積分器Ｉ Ｎ Ｔ １の出力ＶΔは、漸次、直線
的に減少し、比較器ＣＰ２において、一致が検出される
と。
フリップフロップＦ Ｉ” ２はリセットされ、その０
出力によりスイッチＳＷＩは−Ｖ＋＋側に９ノ換えられ
る。この結果、積分出力ＶΔは直線的に増大しはじめ、
十ＶＲに一致すると、比較器ＣＰにより、ノリツブフロ
ッグＰＦＩがセットされる。このようにして、出力ＶΔ
は士、ＶＲの間を一定周期で発振する三角波となる。こ
のＶｌと被測定遡圧侶号Ｆｖが比較器ＣＰ３の非反転入
力端子と反転入力端に入力される。その出力Ｖ、は、Ｅ
、をパルス幅変調したものになっている。このだめには
、三角波ＶΔの周波数が電圧Ｅ ｖのそれよりも、十分
大きくする。
出力によりスイッチＳＷＩは−Ｖ＋＋側に９ノ換えられ
る。この結果、積分出力ＶΔは直線的に増大しはじめ、
十ＶＲに一致すると、比較器ＣＰにより、ノリツブフロ
ッグＰＦＩがセットされる。このようにして、出力ＶΔ
は士、ＶＲの間を一定周期で発振する三角波となる。こ
のＶｌと被測定遡圧侶号Ｆｖが比較器ＣＰ３の非反転入
力端子と反転入力端に入力される。その出力Ｖ、は、Ｅ
、をパルス幅変調したものになっている。このだめには
、三角波ＶΔの周波数が電圧Ｅ ｖのそれよりも、十分
大きくする。
Ｖｌのデユーティ比りを三角波ＶΔの１サイクル期、４
４１中にＶヨが）（ｉ ｇ ｈ レベルになっている時
間となる。すなわちＥｖ−ＯｖのときＤ＝５０％であり
、Ｄ〉０ならＥ、（０、Ｄ＜０ならＥ、〉０となる。
４１中にＶヨが）（ｉ ｇ ｈ レベルになっている時
間となる。すなわちＥｖ−ＯｖのときＤ＝５０％であり
、Ｄ〉０ならＥ、（０、Ｄ＜０ならＥ、〉０となる。
この出力Ｖイは、排他的論理和ゲー）（Ｅ−０几ゲー）
１ＥＯＲを介してスイッチＳＷ２を制両するのに用いら
れる。スイッチＳＷ２は、被測定−原信号Ｅ、とその反
転信号−Ｅｌとを切換えて積分器ＩＮＴ２に入力するも
ので、積分器ＩＮＴ２゜比較器ＣＰ４ 、ＣＦ２ 、フ
リップフロップＦＦ２は、上述の積分器ｌＮＴｌ 、比
較器ＣＰ １ 、ＣＦ２゜フリップフロップＦＦ１と同
じように接続されている。フリップフロップＦＦ２の出
力Ｓ７は積分器ＩＮＴ２の積分波形Ｖｐを積分器Ｉ Ｎ
’Ｉ” ２の動作範囲（十Ｖ ｎ〜−ＶＲ）に折り返
すだめに、Ｅ−ＯＲゲー）ＥＯＲに入力され Ｖｔを反
転させるのに用いられる。
１ＥＯＲを介してスイッチＳＷ２を制両するのに用いら
れる。スイッチＳＷ２は、被測定−原信号Ｅ、とその反
転信号−Ｅｌとを切換えて積分器ＩＮＴ２に入力するも
ので、積分器ＩＮＴ２゜比較器ＣＰ４ 、ＣＦ２ 、フ
リップフロップＦＦ２は、上述の積分器ｌＮＴｌ 、比
較器ＣＰ １ 、ＣＦ２゜フリップフロップＦＦ１と同
じように接続されている。フリップフロップＦＦ２の出
力Ｓ７は積分器ＩＮＴ２の積分波形Ｖｐを積分器Ｉ Ｎ
’Ｉ” ２の動作範囲（十Ｖ ｎ〜−ＶＲ）に折り返
すだめに、Ｅ−ＯＲゲー）ＥＯＲに入力され Ｖｔを反
転させるのに用いられる。
ノリツブ７０ツブＦＦ２は積分器ＩＮＴ２の出力Ｖｐが
土ＶＲの範囲を越えたときに出力されるＣＦ２又はＣＦ
２の出力によりセット又はリセットされ、このとき出力
Ｓｖは高又は低レベルとなる。ＣＦ２とＣＦ２の出力が
必ず交互に出るものとすれば（これは、電圧と電流の位
相差が０のときに成り立つ）、■、とＳ７のＥＯＲ，出
力Ｓ！のデユーティ比Ｄ！はＳｖが低レールか高レベル
かによりＤＩ ”Ｄ又はＤＩ−１−Ｄの値をとる。Ｓｖ
が低レベルのとき０″′、高レベルのとき°゛１″を値
としてＳ７に割幽てると、Ｄ！＝８．＋（１−２８，）
１丑として表わされる。こうして得たＳ！倍信号よりス
イッチＳＷ２を切換えると、スイッチＳＷ２の出力ＶＭ
は平均的に見てＥ ｗとＥ＋の積に比例する。
土ＶＲの範囲を越えたときに出力されるＣＦ２又はＣＦ
２の出力によりセット又はリセットされ、このとき出力
Ｓｖは高又は低レベルとなる。ＣＦ２とＣＦ２の出力が
必ず交互に出るものとすれば（これは、電圧と電流の位
相差が０のときに成り立つ）、■、とＳ７のＥＯＲ，出
力Ｓ！のデユーティ比Ｄ！はＳｖが低レールか高レベル
かによりＤＩ ”Ｄ又はＤＩ−１−Ｄの値をとる。Ｓｖ
が低レベルのとき０″′、高レベルのとき°゛１″を値
としてＳ７に割幽てると、Ｄ！＝８．＋（１−２８，）
１丑として表わされる。こうして得たＳ！倍信号よりス
イッチＳＷ２を切換えると、スイッチＳＷ２の出力ＶＭ
は平均的に見てＥ ｗとＥ＋の積に比例する。
すなわちＶｙの三角波ＶΔの１ザイクル内での平均値Ｖ
Ｍば ＶＭ＝Ｅ＋ＸＤ＋−Ｅ＋（Ｉ Ｄｔ） ”（２Ｄｒ １ ）Ｅ Ｉ ＝（１−２Ｓ、）（２Ｄ １）Ｅ＋ さらに＋１１式を代入すれば となる。（２Ｓ、−１）はＳ？−０のとき−１，５７＝
１のとき＋１であるから（２）式は となる。すなわちｆ７は瞬時電圧に比例し、その符号が
８７により正負に切換わるものである。
Ｍば ＶＭ＝Ｅ＋ＸＤ＋−Ｅ＋（Ｉ Ｄｔ） ”（２Ｄｒ １ ）Ｅ Ｉ ＝（１−２Ｓ、）（２Ｄ １）Ｅ＋ さらに＋１１式を代入すれば となる。（２Ｓ、−１）はＳ？−０のとき−１，５７＝
１のとき＋１であるから（２）式は となる。すなわちｆ７は瞬時電圧に比例し、その符号が
８７により正負に切換わるものである。
ＶｐはＶｙｆ：積分しアＥものであり
である。ここでＶｐ６は積分の初期値である。
Ｖｐけ比較器ＣＰ４とＣＦ２で±ＶＲに達しだかどうか
を検出され、その結果７リツプフロツプＦＦ２が変化す
る。このＦＦ２の出力Ｓｗが゛１″となった回数を一定
時間数えれば電力量に比例した値を侑ることができる。
を検出され、その結果７リツプフロツプＦＦ２が変化す
る。このＦＦ２の出力Ｓｗが゛１″となった回数を一定
時間数えれば電力量に比例した値を侑ることができる。
例えばｔ−Ｏ刀・らｔ＝１゛までの時間区間を考えるも
のとする。このとき出力Ｖｐは第２図に示すような波形
で±ＶＲＯ間を変化する。ＥｖＸＥＩ〉０について考え
、１−０のときＶｐｏ＝ ＶＲ、Ｓ、＝Ｏとし以後Ｖ
ｐが＋ Ｖ ｎにぶつかるタイミングをｔｌ ＋ ’Ｓ
＋ ’！・”’２＋１−ＩＶ、が−ＶＲにぶつかるタ
イミングをｔ３．ｔ４・・・ｔ２０とする。するとｔ、
、 ””” ’２１４１の区間ではＳ、＝Ｏであり まだ’！ Ｉ＋１〜’２１＋２の区間ではＳ、＝１でと
なる。したがって積分器出力の折返しを行なわずに連続
して積分したと仮定したときの出力電圧の変化Ｖｒｌｄ ＝ ４ｎＶＲを力 となる。
のとする。このとき出力Ｖｐは第２図に示すような波形
で±ＶＲＯ間を変化する。ＥｖＸＥＩ〉０について考え
、１−０のときＶｐｏ＝ ＶＲ、Ｓ、＝Ｏとし以後Ｖ
ｐが＋ Ｖ ｎにぶつかるタイミングをｔｌ ＋ ’Ｓ
＋ ’！・”’２＋１−ＩＶ、が−ＶＲにぶつかるタ
イミングをｔ３．ｔ４・・・ｔ２０とする。するとｔ、
、 ””” ’２１４１の区間ではＳ、＝Ｏであり まだ’！ Ｉ＋１〜’２１＋２の区間ではＳ、＝１でと
なる。したがって積分器出力の折返しを行なわずに連続
して積分したと仮定したときの出力電圧の変化Ｖｒｌｄ ＝ ４ｎＶＲを力 となる。
一方この区間での８７のノζルス数はｎである。
となる。ここでｆＥｖＢ＋ｄ ｔは時間間隔Ｔの間の電
力量である。したがって８．をカウントしたものけ電力
波に比例する。
力量である。したがって８．をカウントしたものけ電力
波に比例する。
さてこの回路において電圧と電流に位相差が生じた場合
を第３図の例で考えて見る。ここでは位相差θ−４５°
″パとする。パルスＶ、及びＶＭについては第２図で説
明したので、ここでは変調波形を平均値化したＥ ｖ
Ｘ Ｅ Ｉが積分器ＩＮＴ２に入力されるものとして考
える。すると積分器出力Ｖｐには図の■で示すような波
形が現われることがある。これはＥｗ ×Ｅ＋ ＜ＯＶ
Ｃなった時に起りうる現象で、アンプＡ２が飽和してし
まい、積分器として動作しなくなったために生じた現象
である。
を第３図の例で考えて見る。ここでは位相差θ−４５°
″パとする。パルスＶ、及びＶＭについては第２図で説
明したので、ここでは変調波形を平均値化したＥ ｖ
Ｘ Ｅ Ｉが積分器ＩＮＴ２に入力されるものとして考
える。すると積分器出力Ｖｐには図の■で示すような波
形が現われることがある。これはＥｗ ×Ｅ＋ ＜ＯＶ
Ｃなった時に起りうる現象で、アンプＡ２が飽和してし
まい、積分器として動作しなくなったために生じた現象
である。
この部分を拡大すると第４図のようになっている。
図の破線で示したのは、アンプＡ２が飽和しない理想的
なものと仮定した場合のＶｐの波形Ｖｐ’であり、飽和
から回復した後も実際の出力ＶｐはＶｐ’と市ならず、
この差が誤差として現われる。
なものと仮定した場合のＶｐの波形Ｖｐ’であり、飽和
から回復した後も実際の出力ＶｐはＶｐ’と市ならず、
この差が誤差として現われる。
なおメベアンプの出力は電源電圧の近傍まで変化しつる
がこれを越えることはできない。したがって出力が電源
電圧範囲を越えるような条件が入力側に加わると、アン
プは出力が電源電圧付近に固定された１ま飽和してしま
いアンプさしての機能を果さなくなる。第３図において
±ＶＲは電源電圧の範囲の内側に設定されているので飽
和すると■のように出力が電源電圧（＝Ｊ近に固定され
てしまう。このように積分器が飽和してしまうのｄ、本
来ＣＩ） ４とＣＦ２のパルスが交ηにくることにょｂ
Ｓｖを反転さぜ、出力Ｖｐを折り返すように動作すべき
ものであるが、第３図のように途中でＶｐの方向が逆向
きになるとＣＦ２又はＣＩ’ ５が連続して出るためＳ
ｗを反転させることができなくなるだめである。この
現象は位相差が大きくなるほど、寸だ積分器ＩＮＴ２の
時定数ｃ、ｘｎ、。
がこれを越えることはできない。したがって出力が電源
電圧範囲を越えるような条件が入力側に加わると、アン
プは出力が電源電圧付近に固定された１ま飽和してしま
いアンプさしての機能を果さなくなる。第３図において
±ＶＲは電源電圧の範囲の内側に設定されているので飽
和すると■のように出力が電源電圧（＝Ｊ近に固定され
てしまう。このように積分器が飽和してしまうのｄ、本
来ＣＩ） ４とＣＦ２のパルスが交ηにくることにょｂ
Ｓｖを反転さぜ、出力Ｖｐを折り返すように動作すべき
ものであるが、第３図のように途中でＶｐの方向が逆向
きになるとＣＦ２又はＣＩ’ ５が連続して出るためＳ
ｗを反転させることができなくなるだめである。この
現象は位相差が大きくなるほど、寸だ積分器ＩＮＴ２の
時定数ｃ、ｘｎ、。
が小さいほど顕著である。
このように従来回路では位相差のある電力を正確に＃１
量することができないという欠点がある。
量することができないという欠点がある。
位相差のある電力を計量できるようにするには負電力の
発生を抑えることが考えられる。この例として特開昭５
５−９１４７に示された方法がある。
発生を抑えることが考えられる。この例として特開昭５
５−９１４７に示された方法がある。
これは積分器ＩＮＴ２の入力に低域フィルターを設は電
力波形ＶＭを平滑することにより負電力の発生を防ぐと
いうものである。この方法によれば積分器以降の回路は
簡単でよく、かつ低速動作であってもかまわないという
メリットがある。しかしフィルタの時定数を長くとる必
俄かあるため大きな抵抗と大きな容量が必要になる。し
、たがって回路のＬＳＩ化を考えたときに、フィルタを
ＬＳＩ化することが困難であり、外付は部品で構成する
ため、製品コストの上昇を招くことになる。
力波形ＶＭを平滑することにより負電力の発生を防ぐと
いうものである。この方法によれば積分器以降の回路は
簡単でよく、かつ低速動作であってもかまわないという
メリットがある。しかしフィルタの時定数を長くとる必
俄かあるため大きな抵抗と大きな容量が必要になる。し
、たがって回路のＬＳＩ化を考えたときに、フィルタを
ＬＳＩ化することが困難であり、外付は部品で構成する
ため、製品コストの上昇を招くことになる。
また、このような方法では、負電力の発生を防ぐため、
測定した電力は実際の値とずれるため、正確な測定がで
きない。
測定した電力は実際の値とずれるため、正確な測定がで
きない。
発明の目的
本発明の目的は負電力の積算に伴って発生する困蛯を解
決し、任意の位相差を持つ電力入力に対して高精度の計
測を行なうことができ、かつＬＳＩ化に適する電子式電
力量計を提供することにある。
決し、任意の位相差を持つ電力入力に対して高精度の計
測を行なうことができ、かつＬＳＩ化に適する電子式電
力量計を提供することにある。
本発明は積分器出力Ｖｐが所定の電圧に達したことを検
出したときたたちに積分出力を正、負の基準値の中間付
近にリセットする手段を設けたものである。
出したときたたちに積分出力を正、負の基準値の中間付
近にリセットする手段を設けたものである。
以下本発明を実施「りに従って説明する。
第５図において、第１図と同じ０胛記号のものは同じも
のを示す。第１図と異なる点はリセット回路Ｒ８Ｔがア
ンプＡ２に接続されたこと、比較器ＣＰ４とＣＦ２の出
力を入力されるオアゲート０几の出力パルスＰｓにより
、トグルタイプのノリツブノロツブｉｉｌ Ｆ ３をト
リガするようにするとともに、このフリップフロップ１
” Ｆ ３の出力をＥ−ＯＲゲートＥＯＲ，への入力信
号Ｓ７として出力されること、ノリツブフロップＦＦ２
の出力は、Ｆ Ｆ ３の出力とともに排曲的ＯＲゲー）
ＥＯＲＧに入力され、このＥＯＲＧにより、パルスＰｌ
！ヲアツプカウントするかダウンカウントするかのカウ
ント方向を指定する信号ｔＪＤが出力されることである
。ＵＤは例えば正電力のとき０″′、負電力のときＩＩ
、 ＃ｌを出力するようになっている。従って外部の
積算カウンタ（図示せず）ではＵＤを見てパルスＰ８を
加算あるいは減釣するように構成される。
のを示す。第１図と異なる点はリセット回路Ｒ８Ｔがア
ンプＡ２に接続されたこと、比較器ＣＰ４とＣＦ２の出
力を入力されるオアゲート０几の出力パルスＰｓにより
、トグルタイプのノリツブノロツブｉｉｌ Ｆ ３をト
リガするようにするとともに、このフリップフロップ１
” Ｆ ３の出力をＥ−ＯＲゲートＥＯＲ，への入力信
号Ｓ７として出力されること、ノリツブフロップＦＦ２
の出力は、Ｆ Ｆ ３の出力とともに排曲的ＯＲゲー）
ＥＯＲＧに入力され、このＥＯＲＧにより、パルスＰｌ
！ヲアツプカウントするかダウンカウントするかのカウ
ント方向を指定する信号ｔＪＤが出力されることである
。ＵＤは例えば正電力のとき０″′、負電力のときＩＩ
、 ＃ｌを出力するようになっている。従って外部の
積算カウンタ（図示せず）ではＵＤを見てパルスＰ８を
加算あるいは減釣するように構成される。
リセット回路Ｒ８’ｌ’は積分器Ｉ Ｎ ’Ｊ” ２の
出力電圧Ｖｐが士ＶＢに達した時に出力Ｖｐを零句近に
するように作動する回路である（詳細は後述）。
出力電圧Ｖｐが士ＶＢに達した時に出力Ｖｐを零句近に
するように作動する回路である（詳細は後述）。
第５図の回路の動作波形を第６図に示す。第６図では位
相差θ＝６７．５°の場合を示す。本回路においでも、
積分器人力ＶＰ、Ｄｔ分器出ノＪＶｐに関しては式（１
）〜（４）が成立つ。ここでＥｖ Ｘ Ｅ ＋ ＞ Ｏ
ずなわち正電力の場合を考えると、Ｓ、＝ＯのときＶｐ
は時間ｔの経過とともに正に向かう。そして・Ｖｐ＝＋
Ｖ＊に達すると比較器ＣＰ ５からパルスが出る。この
パルスによりフリップフロップＦＦ２がセットされる（
出力がＩＩ 、 ＋＋になる）と同時に７リツプフロツ
プＦ Ｆ ３をオアゲートＯＲを介して反転させＳ、＝
１とする。この結果一つのパルスＰｓがオアゲートＯＲ
より出るとともに方向指示パルスＵｌ）＝０となる。こ
うして、ここで出たパルスＰ８を正電力に対応してカウ
ントアツプすべきであることを示すことができる。まだ
電圧ＶｐがＶｎＶＣ達すると同時にリセット回路几ＳＴ
が作動して容おＣ２に正電荷か注入されＶｐは瞬時的に
０Ｖｌ−Ｊ近におちる。次はｓ、＝ｉなのでＶｐは負に
向かいＶｐ＝ ＶｎＫ達すると比較器ＣＰ５のパルス
が出る。このパルスによりフリップ７０ツブＩ” Ｆ
２がすセット＝”：’ｔ＋、 （出力がＩＩ ０ＩＩ）
、ＦＦ３がリセットされ、Ｓ、＝Ｏとなる。このとき、
Ｅ−ＯＲ，ゲーｌ−Ｅ ＯＩもＧの出ノＪＴＪＤｔ、；
ｔ。
相差θ＝６７．５°の場合を示す。本回路においでも、
積分器人力ＶＰ、Ｄｔ分器出ノＪＶｐに関しては式（１
）〜（４）が成立つ。ここでＥｖ Ｘ Ｅ ＋ ＞ Ｏ
ずなわち正電力の場合を考えると、Ｓ、＝ＯのときＶｐ
は時間ｔの経過とともに正に向かう。そして・Ｖｐ＝＋
Ｖ＊に達すると比較器ＣＰ ５からパルスが出る。この
パルスによりフリップフロップＦＦ２がセットされる（
出力がＩＩ 、 ＋＋になる）と同時に７リツプフロツ
プＦ Ｆ ３をオアゲートＯＲを介して反転させＳ、＝
１とする。この結果一つのパルスＰｓがオアゲートＯＲ
より出るとともに方向指示パルスＵｌ）＝０となる。こ
うして、ここで出たパルスＰ８を正電力に対応してカウ
ントアツプすべきであることを示すことができる。まだ
電圧ＶｐがＶｎＶＣ達すると同時にリセット回路几ＳＴ
が作動して容おＣ２に正電荷か注入されＶｐは瞬時的に
０Ｖｌ−Ｊ近におちる。次はｓ、＝ｉなのでＶｐは負に
向かいＶｐ＝ ＶｎＫ達すると比較器ＣＰ５のパルス
が出る。このパルスによりフリップ７０ツブＩ” Ｆ
２がすセット＝”：’ｔ＋、 （出力がＩＩ ０ＩＩ）
、ＦＦ３がリセットされ、Ｓ、＝Ｏとなる。このとき、
Ｅ−ＯＲ，ゲーｌ−Ｅ ＯＩもＧの出ノＪＴＪＤｔ、；
ｔ。
のま井である。この結果やはりパルスＩ）Ｉ］がメアグ
ー）ＯＲから１つ出るとともにＵ Ｄ ＝ ０が維持さ
れ、パルスＰｇをｉＪ−電力パルスとしてカウントアツ
プすべきことを示す、このとき、電圧ＶｒがＶ’ｉＫ達
すると同時に回路Ｒ８Ｔにより容量Ｃ２に負電荷が注入
され、Ｖｐは０になる。一方、Ｅ、ＸＥＩくＯになると
例えばＳ、＝ＯのときＶｐは負に向かい比較Ｒ５ｃｐ５
からパルスが出て、フリップ７０ツブＦ Ｆ ２． ｔ
リセツ）Ｌ、Ｆ’Ｆ’３を反転する（出力が１になる）
。こうしてＵＤ＝１となり、パルスＰ８を負電力パルス
としてカウントダウンすべきことを示すことになる。パ
ルスＰｓの発生と同時に、回路几ＳＴにより、負電荷が
容量Ｃ２に注入され、Ｖｐｌｆ’１０になる。その後は
、５７−１のためＶｐは、旧に向かい、ＶＲに達すると
、比較器ＣＰ４からパルスがでて、フリップフロップＦ
Ｆ２がセットされ、同時にＦＦ３が反転される（出力Ｓ
ｖか０になる）。こうして、オアゲートＯＲよりパルス
Ｐ８が１つでるとともに、信号ＵＤはｌのま１であるの
で、このパルスＰ８を負電力としてカウントダウンすべ
きことを示す。
ー）ＯＲから１つ出るとともにＵ Ｄ ＝ ０が維持さ
れ、パルスＰｇをｉＪ−電力パルスとしてカウントアツ
プすべきことを示す、このとき、電圧ＶｒがＶ’ｉＫ達
すると同時に回路Ｒ８Ｔにより容量Ｃ２に負電荷が注入
され、Ｖｐは０になる。一方、Ｅ、ＸＥＩくＯになると
例えばＳ、＝ＯのときＶｐは負に向かい比較Ｒ５ｃｐ５
からパルスが出て、フリップ７０ツブＦ Ｆ ２． ｔ
リセツ）Ｌ、Ｆ’Ｆ’３を反転する（出力が１になる）
。こうしてＵＤ＝１となり、パルスＰ８を負電力パルス
としてカウントダウンすべきことを示すことになる。パ
ルスＰｓの発生と同時に、回路几ＳＴにより、負電荷が
容量Ｃ２に注入され、Ｖｐｌｆ’１０になる。その後は
、５７−１のためＶｐは、旧に向かい、ＶＲに達すると
、比較器ＣＰ４からパルスがでて、フリップフロップＦ
Ｆ２がセットされ、同時にＦＦ３が反転される（出力Ｓ
ｖか０になる）。こうして、オアゲートＯＲよりパルス
Ｐ８が１つでるとともに、信号ＵＤはｌのま１であるの
で、このパルスＰ８を負電力としてカウントダウンすべ
きことを示す。
このように１本実施例においては、積分器出力Ｖｐが＋
ＶＲ又は−ＶＲに達したら電荷注入によりＶｐをＯＶ句
近に強制的に戻すようにし、その後信号Ｓｖが例えばＩ
Ｉ ＯＩＴの場合正電力が入力したらＶｐは正の方向へ
、負電力なら逆方向へ向かうことを使って、Ｓｖ倍信号
極性と比較器ＣＰ４゜ＣＦ２のいずれでパルスが検出さ
れたかということから電力の極性を判定するものである
。
ＶＲ又は−ＶＲに達したら電荷注入によりＶｐをＯＶ句
近に強制的に戻すようにし、その後信号Ｓｖが例えばＩ
Ｉ ＯＩＴの場合正電力が入力したらＶｐは正の方向へ
、負電力なら逆方向へ向かうことを使って、Ｓｖ倍信号
極性と比較器ＣＰ４゜ＣＦ２のいずれでパルスが検出さ
れたかということから電力の極性を判定するものである
。
このようにして、Ｖｐが±ＶＲの範囲を越え、アンプＡ
２が飽和するという従来の問題を解消することが可能で
ある。
２が飽和するという従来の問題を解消することが可能で
ある。
次にリセット回路Ｒ８Ｔの実現法を示す。第７Ｎ］はリ
セット回路Ｒ８Ｔの第１の実施例である。
セット回路Ｒ８Ｔの第１の実施例である。
注入回路は、積分器ＩＮＴ２の出力Ｖｐを正入力とし、
アース電位を負入力とする比較器ＣＰ６と、一端がアー
スされた容量Ｃ３と、この容量Ｃ３の他端と比較器ＣＰ
６の出力とを接続するスイッチＳＷ３と、容量Ｃ３のこ
の他端と積分器ＩＮＴ２内の増幅器Ａ２の負入力端子と
を接続Ｊ−るスイッチＳＷ４とからなり、スイッチＳＷ
３ 。
アース電位を負入力とする比較器ＣＰ６と、一端がアー
スされた容量Ｃ３と、この容量Ｃ３の他端と比較器ＣＰ
６の出力とを接続するスイッチＳＷ３と、容量Ｃ３のこ
の他端と積分器ＩＮＴ２内の増幅器Ａ２の負入力端子と
を接続Ｊ−るスイッチＳＷ４とからなり、スイッチＳＷ
３ 。
ＳＷ４は、パルスＰｓ （第５図）によりオンオフ制
御される。第８図にその動作のタイムチャートを示す。
御される。第８図にその動作のタイムチャートを示す。
積分器出力Ｖｐが±ＶＲの範囲内にあるときｐ 、 ＝
ＩＩ ｏ ＩＩとなっており、この状態でＳＷ３はオン
、ＳＷ４はオフである。比較器ＣＰ６はＶ、〉０のとき
＋Ｖｃｃ、Ｖｐ＜０のとき−ｖｓｌ＋を発生するように
動作する（但しＶｃｃ＝Ｖｓｓ）。そのため例えばＶｐ
＞０であればＣ８にはＣ３ＸＶｃｃなる電荷が蓄積され
ていることになる。Ｖｐが十ＶＲに達した時点では、容
量Ｃ３には、アンプＡ２の出力端からその負側の入力端
の方向に一〇２ＸＶＲなる電荷が蓄積されている。そし
てこの状態で第５図に示す比較器ＣＰ４によりパルスＰ
８＝ ＩＩ ＩＩＩとなる。このパルスはＳＷ３をオフ
、ＳＷ４をオンとする。その結果一時的にアンプＡ２の
負入力端の電圧Ｖｔａけ変動するが再びＶＩＧ＝０にお
ちつく。このとき容量Ｃ３の正電荷Ｃ３ＸＶｃｃはすべ
て容量Ｃ２に注入され、出力電圧はとなるようＫＣ，あ
るいはＶｃｃが設定されていればｖＰ−０とすることが
できる。そしてｐ ８−ｔｏ ｏ ｌＩになれば再びオ
ペアンプＡ２は積分器として動作し、スイッチＳＷ３．
ＳＷ４はそれぞれオン、オフとなり容量Ｃ８は比較器Ｃ
Ｐ６により充電されるというサイクルをくり返すことに
なる。また以上の動作はＶｐ＜Ｏの場合も同様に成立す
る。すなわち、この場合は、比較器ＣＰ６より−Ｖｓｓ
が出力され、容量Ｃ３には−Ｃ３Ｘ Ｖｓｓの負電荷が
ストアされている。Ｖｐ＝ＶＲになった時点では、容量
Ｃ２には、Ｃ２ＸＶＲの電圧がストアされており、この
時点ては、パルスＰｓが１になることにより容量Ｃ３の
電荷が容量Ｃ２に注入される。このようにして、電圧Ｖ
ｐがＶＲ又は−ＶＲに達するごとに、容量Ｃ２に正電荷
又は負電荷が注入される。
ＩＩ ｏ ＩＩとなっており、この状態でＳＷ３はオン
、ＳＷ４はオフである。比較器ＣＰ６はＶ、〉０のとき
＋Ｖｃｃ、Ｖｐ＜０のとき−ｖｓｌ＋を発生するように
動作する（但しＶｃｃ＝Ｖｓｓ）。そのため例えばＶｐ
＞０であればＣ８にはＣ３ＸＶｃｃなる電荷が蓄積され
ていることになる。Ｖｐが十ＶＲに達した時点では、容
量Ｃ３には、アンプＡ２の出力端からその負側の入力端
の方向に一〇２ＸＶＲなる電荷が蓄積されている。そし
てこの状態で第５図に示す比較器ＣＰ４によりパルスＰ
８＝ ＩＩ ＩＩＩとなる。このパルスはＳＷ３をオフ
、ＳＷ４をオンとする。その結果一時的にアンプＡ２の
負入力端の電圧Ｖｔａけ変動するが再びＶＩＧ＝０にお
ちつく。このとき容量Ｃ３の正電荷Ｃ３ＸＶｃｃはすべ
て容量Ｃ２に注入され、出力電圧はとなるようＫＣ，あ
るいはＶｃｃが設定されていればｖＰ−０とすることが
できる。そしてｐ ８−ｔｏ ｏ ｌＩになれば再びオ
ペアンプＡ２は積分器として動作し、スイッチＳＷ３．
ＳＷ４はそれぞれオン、オフとなり容量Ｃ８は比較器Ｃ
Ｐ６により充電されるというサイクルをくり返すことに
なる。また以上の動作はＶｐ＜Ｏの場合も同様に成立す
る。すなわち、この場合は、比較器ＣＰ６より−Ｖｓｓ
が出力され、容量Ｃ３には−Ｃ３Ｘ Ｖｓｓの負電荷が
ストアされている。Ｖｐ＝ＶＲになった時点では、容量
Ｃ２には、Ｃ２ＸＶＲの電圧がストアされており、この
時点ては、パルスＰｓが１になることにより容量Ｃ３の
電荷が容量Ｃ２に注入される。このようにして、電圧Ｖ
ｐがＶＲ又は−ＶＲに達するごとに、容量Ｃ２に正電荷
又は負電荷が注入される。
第９図はリセット回路几ＳＴの第２の実施列である。
回路Ｒ８Ｔは、一端にアース電位を力えられた容量Ｃ３
と、この容量Ｃ３の他端を、ｇ量Ｃ２のアンプＡ２の出
力端側と入力端側の電極に接続するためのスイッチＳＷ
３．８Ｗ４とからなる。スイッチＳＷ３．ＳＷ４は、第
７図の場合と同じく、パルスＰｓによりオンオフ制御さ
れる。
と、この容量Ｃ３の他端を、ｇ量Ｃ２のアンプＡ２の出
力端側と入力端側の電極に接続するためのスイッチＳＷ
３．８Ｗ４とからなる。スイッチＳＷ３．ＳＷ４は、第
７図の場合と同じく、パルスＰｓによりオンオフ制御さ
れる。
第１の実施例では比較器ＣＰ６の出力により容量Ｃ３に
充電する電圧を変えていたのに対し、第２の実施例では
Ｖｐの電圧を直接Ｃ３に充電する形態をとっている。パ
ルスＰｓが１となるのばＶｐが＋Ｖｎか−ＶＲに達した
瞬間であるから、Ｐｓが′１″となる直前ではスイッチ
ＳＷ３ 。
充電する電圧を変えていたのに対し、第２の実施例では
Ｖｐの電圧を直接Ｃ３に充電する形態をとっている。パ
ルスＰｓが１となるのばＶｐが＋Ｖｎか−ＶＲに達した
瞬間であるから、Ｐｓが′１″となる直前ではスイッチ
ＳＷ３ 。
ＳＷ４はおのおのオン、オフになっており容量Ｃ３には
＋Ｖｘ又は−ＶＲが充電されている。したがってその後
、パルスＰ８が１となったときにＳＷ３ 、ＳＷ４をオ
フ、オンにすれば第１の実施例と等価な結果を得ること
ができ、さらに第１の実施例より比較器が１つ少なくで
すむメリットがある。
＋Ｖｘ又は−ＶＲが充電されている。したがってその後
、パルスＰ８が１となったときにＳＷ３ 、ＳＷ４をオ
フ、オンにすれば第１の実施例と等価な結果を得ること
ができ、さらに第１の実施例より比較器が１つ少なくで
すむメリットがある。
第１Ｏ図は第３の実施例を示す。リセット回路Ｒ８Ｔは
容−！：Ｃ３と、この容量Ｃ３と積分器ＩＮＴ２の容量
Ｃ２との接続方向を切換えるための一対の切換えスイッ
チＳＷ５ 、ＳＷ６からなる。ＳＷ５゜ＳＷ６は容量Ｃ
３を容量Ｃ２に並列に接続した状態で、ＶｐがＶＲ又は
−ＶＲになったときに、容量Ｃ３の極性を反転してＣ２
に接続するように制御される。第１．第２の実施例では
容量Ｃ３は単に電荷注入時にのみ存在意義を持つ。しか
し容量Ｃ２、Ｃ３は数１０ないし数１００ Ｊ） Ｉｉ
’であるため、これらをＬＳＩのチップ上に作るとかな
りの面積（１〜３ ｍｒｎ角程度）を占有することにな
る。
容−！：Ｃ３と、この容量Ｃ３と積分器ＩＮＴ２の容量
Ｃ２との接続方向を切換えるための一対の切換えスイッ
チＳＷ５ 、ＳＷ６からなる。ＳＷ５゜ＳＷ６は容量Ｃ
３を容量Ｃ２に並列に接続した状態で、ＶｐがＶＲ又は
−ＶＲになったときに、容量Ｃ３の極性を反転してＣ２
に接続するように制御される。第１．第２の実施例では
容量Ｃ３は単に電荷注入時にのみ存在意義を持つ。しか
し容量Ｃ２、Ｃ３は数１０ないし数１００ Ｊ） Ｉｉ
’であるため、これらをＬＳＩのチップ上に作るとかな
りの面積（１〜３ ｍｒｎ角程度）を占有することにな
る。
従って拍分に寄与しない容量を持つことはできるだけ避
ける方がよい。第３の実施例てけこのために容量、Ｃ３
も和分用容量としてｒ費用し、Ｖｐが±ＶＲＫ達した瞬
間に０３の端子を反転させている。こうすると積分容量
としてＣ２＋Ｃ３が使えるため、チップ面積の増大には
つながらない。
ける方がよい。第３の実施例てけこのために容量、Ｃ３
も和分用容量としてｒ費用し、Ｖｐが±ＶＲＫ達した瞬
間に０３の端子を反転させている。こうすると積分容量
としてＣ２＋Ｃ３が使えるため、チップ面積の増大には
つながらない。
第３の実施例においては容量Ｃ３の反転（８号として信
号Ｓ７を使う。Ｓ７はＶｐが士ＶＲＫ達するごとに反転
する信号である。そして容量Ｃ３を反転することによっ
てＣ２の電荷とＣ３の電荷が中和される。例えばＶｐが
＋ＶＲに達した時を考えるとＣ２にばＱ、＝Ｃ２・ＶＲ
，Ｃ３にはＱ８＝Ｃ３・ＶＲなる電荷が貯えられている
。ここで０３を反転すれば Ｖｐ ＝ （Ｃ２Ｃ３）・Ｖｎ ／ （Ｃ２＋ Ｃ３）
なる電圧がＶｐに発生する。これは土ＶＲの範囲にある
。この場合注入された電荷量はＱ＝２Ｃ，・馬であり、
一定量の電荷注入が行なわれだことがわかる。なおＣ，
＝Ｃ２とすれば容量Ｃ３を反転した後の電圧Ｖｐは０と
なりもつとも好ましい。これらのことはＶｐが−ＶｎＫ
達した場合についても全く同様に成立する。
号Ｓ７を使う。Ｓ７はＶｐが士ＶＲＫ達するごとに反転
する信号である。そして容量Ｃ３を反転することによっ
てＣ２の電荷とＣ３の電荷が中和される。例えばＶｐが
＋ＶＲに達した時を考えるとＣ２にばＱ、＝Ｃ２・ＶＲ
，Ｃ３にはＱ８＝Ｃ３・ＶＲなる電荷が貯えられている
。ここで０３を反転すれば Ｖｐ ＝ （Ｃ２Ｃ３）・Ｖｎ ／ （Ｃ２＋ Ｃ３）
なる電圧がＶｐに発生する。これは土ＶＲの範囲にある
。この場合注入された電荷量はＱ＝２Ｃ，・馬であり、
一定量の電荷注入が行なわれだことがわかる。なおＣ，
＝Ｃ２とすれば容量Ｃ３を反転した後の電圧Ｖｐは０と
なりもつとも好ましい。これらのことはＶｐが−ＶｎＫ
達した場合についても全く同様に成立する。
以上示したように第３の実施例は容量の大きさ回路の複
翳（さの点から見てもつとも有利である。
翳（さの点から見てもつとも有利である。
なおこの回路を実現するに当ってはスイッチＳＷ５およ
びＳＷ６が切換わる時にいずれの端子にもつながらない
フローティング状態を経由する必要がある。これはＣ３
に貯えられた電荷がショートシてもれたり、アンプＡ２
の出力端が入力端ＶｘａＫ直接つながって余分な電荷が
注入されるのを防ぐためである。第１１図は上記の点を
考慮して論理ゲートおよびＮＭＯ８）ランジスタにより
実現した例である。この回路は０ＭＯ８、ＰＭＯ８でも
同様に実現できる。このタイミングチャートを第１２図
に示す。
びＳＷ６が切換わる時にいずれの端子にもつながらない
フローティング状態を経由する必要がある。これはＣ３
に貯えられた電荷がショートシてもれたり、アンプＡ２
の出力端が入力端ＶｘａＫ直接つながって余分な電荷が
注入されるのを防ぐためである。第１１図は上記の点を
考慮して論理ゲートおよびＮＭＯ８）ランジスタにより
実現した例である。この回路は０ＭＯ８、ＰＭＯ８でも
同様に実現できる。このタイミングチャートを第１２図
に示す。
容量Ｃ３とＣ２の並列接続はトランジスタＴ１〜Ｔ４に
より行なわれる。これらのトランジスタのオン、オフの
制御は、一対の交差接続されたノアゲートＮ０ＲＩ 、
Ｎ０Ｒ２およびインバータＩＮＶにより行なわれる。信
号ＳｖがＯの状態ではＳ□、Ｓ７．がそれぞれ１．０に
あり、トランジスタ１゛１とＴ３がオンでＴ２とＴ４が
オフである。
より行なわれる。これらのトランジスタのオン、オフの
制御は、一対の交差接続されたノアゲートＮ０ＲＩ 、
Ｎ０Ｒ２およびインバータＩＮＶにより行なわれる。信
号ＳｖがＯの状態ではＳ□、Ｓ７．がそれぞれ１．０に
あり、トランジスタ１゛１とＴ３がオンでＴ２とＴ４が
オフである。
したがって、容置Ｃ３の図の上、下の覗極が容量Ｃ２の
図の左右のｔ＋ｍに接続されている。この状態で８７が
１に変化すると、Ｓ ｖａはノアゲートＮ ＯＲ１のス
イッチ時間だけの遅れをもって、０に変化する。一方Ｓ
０はこのＳ ｖａが変化し、かつ、インバータＩＮＶの
出力が変化した後、さらに、ノアゲー）ＮＯＲ２のスイ
ッチ時間たけ遅れて、変化する。ＳｖｂがＩＫなると、
トランジスタ１゛１〜Ｔ４のオン、オフ状、態が切換わ
るかｌ５ＩＴａがＯになった後、Ｓｗｂが１になる壕で
の間、信号５ｖ１Ｅ３ｖｂがともに０であり、全トラン
ジスタ１゛１〜Ｔ４がすべてオフの状態（フローティン
グ状態）が作られる。同様にＳ、が１から０に変化した
後も、第１２図に示すようにフローティング状態が作ら
れる。
図の左右のｔ＋ｍに接続されている。この状態で８７が
１に変化すると、Ｓ ｖａはノアゲートＮ ＯＲ１のス
イッチ時間だけの遅れをもって、０に変化する。一方Ｓ
０はこのＳ ｖａが変化し、かつ、インバータＩＮＶの
出力が変化した後、さらに、ノアゲー）ＮＯＲ２のスイ
ッチ時間たけ遅れて、変化する。ＳｖｂがＩＫなると、
トランジスタ１゛１〜Ｔ４のオン、オフ状、態が切換わ
るかｌ５ＩＴａがＯになった後、Ｓｗｂが１になる壕で
の間、信号５ｖ１Ｅ３ｖｂがともに０であり、全トラン
ジスタ１゛１〜Ｔ４がすべてオフの状態（フローティン
グ状態）が作られる。同様にＳ、が１から０に変化した
後も、第１２図に示すようにフローティング状態が作ら
れる。
さらに第４の実施例として第１３図がある。本回路は容
１ｃ２と０３のいずれも切換えスイッチＳＷ５とＳＷ６
を介してアンプＡ２の出力と固定電位（一般にアース電
位とする）のいずれかに接続されるようになっている。
１ｃ２と０３のいずれも切換えスイッチＳＷ５とＳＷ６
を介してアンプＡ２の出力と固定電位（一般にアース電
位とする）のいずれかに接続されるようになっている。
スイッチＳＷ５゜ＳＷ６の切換えは信号Ｓｖにより行な
われる。この回路では例えばＳＷ６をアンプＡ２の出力
側に制御し、Ｃ２により積分を行なっている間Ｓ Ｗ
５を介してＣ３はアース電位に接続しておき、Ｖｐが士
ＶＲに達してＳ？が反転するとこの信号でＳＷ５ 、Ｓ
Ｗ６を同時に切換え、「（分容量を０２から０３へ切換
え、Ｃ２はアース電位に接続しリセット状態にする。切
換えを行なった時点で０３の電荷は０であるから切換え
後の積分出力Ｖｐ＆よＯＶからスタートする。この場合
もスイッチＳＷ５ ＋ＳＷ６の切換えを容量Ｃ２、Ｃ３
が同時にアース電位又はアンプＡ２の出力端に接続され
ないように制御する必要があることはもちろんである。
われる。この回路では例えばＳＷ６をアンプＡ２の出力
側に制御し、Ｃ２により積分を行なっている間Ｓ Ｗ
５を介してＣ３はアース電位に接続しておき、Ｖｐが士
ＶＲに達してＳ？が反転するとこの信号でＳＷ５ 、Ｓ
Ｗ６を同時に切換え、「（分容量を０２から０３へ切換
え、Ｃ２はアース電位に接続しリセット状態にする。切
換えを行なった時点で０３の電荷は０であるから切換え
後の積分出力Ｖｐ＆よＯＶからスタートする。この場合
もスイッチＳＷ５ ＋ＳＷ６の切換えを容量Ｃ２、Ｃ３
が同時にアース電位又はアンプＡ２の出力端に接続され
ないように制御する必要があることはもちろんである。
このためには第１１図と同様のスイッチ回路を用いれば
よいっ これまでに示した実施例において、リセットされた電圧
ＶｐをＯＶ付近にするだめにはＣ２とＣ３をほぼ等しく
する方がよいが、この値は少し異なっても電力とパルス
Ｐ８の数の間の直線性には影響を与えない。
よいっ これまでに示した実施例において、リセットされた電圧
ＶｐをＯＶ付近にするだめにはＣ２とＣ３をほぼ等しく
する方がよいが、この値は少し異なっても電力とパルス
Ｐ８の数の間の直線性には影響を与えない。
第５の実施例を第１４図に示す。リセット回路Ｒ，ＳＴ
は客側Ｃ３と、この容量Ｃ３の一端を積分器Ｉ Ｎ ’
ｌ” ２の反転入力と接地電位のいずれかに接続する切
換えスイッチＳＷ３と、この容量Ｃ３の他端を積分器Ｉ
ＮＴ２の出力側と切換えスイッチＳＷ５の共通端子のい
ずれかに接続する切換えスイッチＳＷ４と、十ＶＲ又は
−ＶＲを共通端子に接続するための切換えスイッチＳＷ
Ｓさ、積分器ＩＮＴ２の出力Ｖｐの正負を判定するだめ
の比較器ＣＰ６から成る。スイッチＳＷ３とＳＷ４は積
分器出力Ｖｐが±ＶＲの中間電位にあるとき０″である
信号Ｐｓにより容量Ｃ３の両端を積分器Ｉ Ｎ ’１”
２側に接続してＣ３を積分動作に富力させ、Ｖｐが＋
ＶＲまだは−ＶＲになったときに′１″となる幅の短か
い上述のパルスＰｓが１の間容量Ｃ３の一端を接地電位
に、他端を−ＶＲまだは十ＶＲにし、パルスｐＨが０に
なり次第すぐに再びＩＮＴ２側に接続しなおすことによ
り積分器をリセットするように制御される。比較器ＣＩ
） ６はＶｐの正負を判定するだめのものであり、Ｖｐ
が正のときスイツブーＳＷ５を−ＶＲ側ＶＣ，Ｖ、が負
のときＳＷ５を＋ＶＲ側に切換える。したがって容重ｃ
２について考えると、Ｖｐが＋Ｖｎに達する１μ前でけ
Ｃ２の電荷Ｑ２及びＣ３の電荷Ｑ３はお（７）お（７）
Ｃ２＝Ｃ２・Ｖｎ 、Ｃ３＝Ｃ３・Ｖｕとなっている。
は客側Ｃ３と、この容量Ｃ３の一端を積分器Ｉ Ｎ ’
ｌ” ２の反転入力と接地電位のいずれかに接続する切
換えスイッチＳＷ３と、この容量Ｃ３の他端を積分器Ｉ
ＮＴ２の出力側と切換えスイッチＳＷ５の共通端子のい
ずれかに接続する切換えスイッチＳＷ４と、十ＶＲ又は
−ＶＲを共通端子に接続するための切換えスイッチＳＷ
Ｓさ、積分器ＩＮＴ２の出力Ｖｐの正負を判定するだめ
の比較器ＣＰ６から成る。スイッチＳＷ３とＳＷ４は積
分器出力Ｖｐが±ＶＲの中間電位にあるとき０″である
信号Ｐｓにより容量Ｃ３の両端を積分器Ｉ Ｎ ’１”
２側に接続してＣ３を積分動作に富力させ、Ｖｐが＋
ＶＲまだは−ＶＲになったときに′１″となる幅の短か
い上述のパルスＰｓが１の間容量Ｃ３の一端を接地電位
に、他端を−ＶＲまだは十ＶＲにし、パルスｐＨが０に
なり次第すぐに再びＩＮＴ２側に接続しなおすことによ
り積分器をリセットするように制御される。比較器ＣＩ
） ６はＶｐの正負を判定するだめのものであり、Ｖｐ
が正のときスイツブーＳＷ５を−ＶＲ側ＶＣ，Ｖ、が負
のときＳＷ５を＋ＶＲ側に切換える。したがって容重ｃ
２について考えると、Ｖｐが＋Ｖｎに達する１μ前でけ
Ｃ２の電荷Ｑ２及びＣ３の電荷Ｑ３はお（７）お（７）
Ｃ２＝Ｃ２・Ｖｎ 、Ｃ３＝Ｃ３・Ｖｕとなっている。
またスイッチＳＷ５け−ＶＲ側に接続されている。Ｖｐ
が＋ＶａＫ達した瞬間に容量０３はスイッチＳＷ３ 、
ＳＷ４によって積分器Ｔ Ｎ Ｔ ２側から切離され、
反対側の端子に接続される。その結果容量Ｃ３の一端は
接地電位、他端は−ＶＲとなり電荷Ｑ３けＣ３＝−Ｃ３
・ＶＲに再充電される。直前に持っていた電荷との差は
ΔＱ３−−２０３・Ｖｎである。この容量Ｃ３が再び積
分器ＩＮＴ２側に接続されると、容量ｃ２、！＝ Ｃ３
１１７）！荷が再分布しＶＰ＝（Ｃ２Ｃ３）ＶＲ／（Ｃ
２十Ｃ３）になる。結局電荷ΔＱ３を注入してリセット
を行なったことと等価である。以上のことばＶｐが−Ｖ
ｎに達した場合にも同じように成立する。すなわちＶｐ
が−Ｖｎに達する直前ではＣ２＝ Ｃ２・ＶＲ、Ｃ３
＝−Ｃ３・ＶｉでありスイッチＳ Ｗ ５ば＋Ｖ＊ｌｌ
ｌに１妾続される。そしてＶｐが−ＶＲに達ｊ−るとＣ
３＝ Ｃ３・Ｖｎに再充電され、これがｆ７１分器Ｉ
Ｎ ’Ｉ’ ２に接続されると電荷の再分布によりＶｐ
−−（Ｃ２Ｃ３）・Ｖ＋＋、／（Ｃ２−１−Ｃ３）にリ
セットされることになる。。
が＋ＶａＫ達した瞬間に容量０３はスイッチＳＷ３ 、
ＳＷ４によって積分器Ｔ Ｎ Ｔ ２側から切離され、
反対側の端子に接続される。その結果容量Ｃ３の一端は
接地電位、他端は−ＶＲとなり電荷Ｑ３けＣ３＝−Ｃ３
・ＶＲに再充電される。直前に持っていた電荷との差は
ΔＱ３−−２０３・Ｖｎである。この容量Ｃ３が再び積
分器ＩＮＴ２側に接続されると、容量ｃ２、！＝ Ｃ３
１１７）！荷が再分布しＶＰ＝（Ｃ２Ｃ３）ＶＲ／（Ｃ
２十Ｃ３）になる。結局電荷ΔＱ３を注入してリセット
を行なったことと等価である。以上のことばＶｐが−Ｖ
ｎに達した場合にも同じように成立する。すなわちＶｐ
が−Ｖｎに達する直前ではＣ２＝ Ｃ２・ＶＲ、Ｃ３
＝−Ｃ３・ＶｉでありスイッチＳ Ｗ ５ば＋Ｖ＊ｌｌ
ｌに１妾続される。そしてＶｐが−ＶＲに達ｊ−るとＣ
３＝ Ｃ３・Ｖｎに再充電され、これがｆ７１分器Ｉ
Ｎ ’Ｉ’ ２に接続されると電荷の再分布によりＶｐ
−−（Ｃ２Ｃ３）・Ｖ＋＋、／（Ｃ２−１−Ｃ３）にリ
セットされることになる。。
さてこの実ｊ’ｊＱ ［２１Ｊ ５は実施’ｔｉｌｌ
３と同数同サイズの容置により同一の隈１止を実現でき
る回路である。
３と同数同サイズの容置により同一の隈１止を実現でき
る回路である。
しかし実施例３ては容量をＬＳＩ化した時に必然的に生
じる寄生容量（主に７…極面とＴ、ＳＩ基板の間に発生
する）のアンバランスのためＶｐのリセット正位（りセ
ット時の電圧変化分）乃ニー１− Ｖ ｎ側からの場計
と−Ｖ Ｒ１ｉｌｌからの楊合さで異なる現象が生じる
。実施ｆ＋ｌＪ ５ ｉ＝ま容量の２端の電極につく寄
ＪＦ？４ 川がアンバランスで、ちっても、常に谷、ｔ
Ｃ３の一端は積分器Ｉ Ｎ ’Ｉ” ２ Ｃ′）反転
入力側に、他端は出力ｇ１１］に接続されるようになっ
ているため、Ｖｐのリセット電位はアンバランスになる
ことはない。
じる寄生容量（主に７…極面とＴ、ＳＩ基板の間に発生
する）のアンバランスのためＶｐのリセット正位（りセ
ット時の電圧変化分）乃ニー１− Ｖ ｎ側からの場計
と−Ｖ Ｒ１ｉｌｌからの楊合さで異なる現象が生じる
。実施ｆ＋ｌＪ ５ ｉ＝ま容量の２端の電極につく寄
ＪＦ？４ 川がアンバランスで、ちっても、常に谷、ｔ
Ｃ３の一端は積分器Ｉ Ｎ ’Ｉ” ２ Ｃ′）反転
入力側に、他端は出力ｇ１１］に接続されるようになっ
ているため、Ｖｐのリセット電位はアンバランスになる
ことはない。
リセット電位のアンバランスは直接測定精度に影響を与
乏、、Ｓものではないが、入力Ｍ１２力と積分出力パル
スＰｇの数との間の比例係数を変化させたり、出力パル
スＩ’ｓＯｊ」隔を不等間隔にしたりする。
乏、、Ｓものではないが、入力Ｍ１２力と積分出力パル
スＰｇの数との間の比例係数を変化させたり、出力パル
スＩ’ｓＯｊ」隔を不等間隔にしたりする。
したがってこｈらをより理想に近い状態にするには実ノ
殉例５を用いる方がよい。
殉例５を用いる方がよい。
以上示Ｌ／こように積分（（ｚ出力がＩ９（定のＴＩＣ
Ｉ−Ｅに達したことを検出し：を時点で、積分回路に電
荷を注入し あるいは答辰をあらかじめリセットしであ
る容ＭＩＣ切換えること釦より、電圧と電流の間に位泪
差のある１カに対しても正確な電力量を検出することが
可能である。
Ｉ−Ｅに達したことを検出し：を時点で、積分回路に電
荷を注入し あるいは答辰をあらかじめリセットしであ
る容ＭＩＣ切換えること釦より、電圧と電流の間に位泪
差のある１カに対しても正確な電力量を検出することが
可能である。
第１図は、電子式亀、力量計の一例、第２図はその信号
のタイムチャート、第３図、第４図は第１図の回路の問
題点の駁、四囲、第５図は本発明による実施例、第６図
はその信号のタイムチャート、第７図から第１４図は本
発明のリセット回路の具第 ３ 図 ３ ５ 図 ｆＪ ｚ 図 第 ７ 図 第 ８ 図 βＷす／：ｊＬｍヒー １ ７ 図 Ｌ−−−、Ｊ 第１１図 茅 １？ 図 フＯ−クィエク１刀ルｎ １７３図 Ｓｖ ｒ −” −’−−− −−−−−−−コ第１頁
の続き ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
のタイムチャート、第３図、第４図は第１図の回路の問
題点の駁、四囲、第５図は本発明による実施例、第６図
はその信号のタイムチャート、第７図から第１４図は本
発明のリセット回路の具第 ３ 図 ３ ５ 図 ｆＪ ｚ 図 第 ７ 図 第 ８ 図 βＷす／：ｊＬｍヒー １ ７ 図 Ｌ−−−、Ｊ 第１１図 茅 １？ 図 フＯ−クィエク１刀ルｎ １７３図 Ｓｖ ｒ −” −’−−− −−−−−−−コ第１頁
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ング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の信号が入力され、該第１、第２の信号
を乗算し、該乗算結果の信号を積分し、該積分値に比例
しだ振巾の第３の信号を発生するごとく構成され、演算
増ｄＪ器と積分用容量とを有する第１の回路と、該第３
の信号を所定の正および負の第１および第２の基準信号
と比較し、そのいずれかと一致が検出されるごとにノく
ルスを発生する第２の回路と、該・くルスが発生される
ごとに該乗算結果の符号を反転させて積分を行々うごと
く該第１の回路を制御する回路と、該パルスが発生され
るごとに該第３の信号が該第１および第２の基準信号の
中間の値になるととく該料量に所定の電荷を与えるリセ
ット回路と、該パルス数を計数する回路とを有する積分
回路。 （以下余白） ２、該第１の回路は、演算増巾器と複数の積分用容量と
、該容量の一つを切換えて該演算増巾器に接続するだめ
のスイッチとを有し、該増巾器の出力を該第３の信号と
する積分回路を含んで構成され、該リセット回路は、該
容量の内、該増巾器に接続されていない方の容量に所定
の電荷を与える回路と、該パルスが発生されるごとに、
異なる。容量が該演算器に接続するごとく該スイッチを
制御する回路を有する第１項の積分回路。 ３、該積分用容量は一対の並列阪続された容量からカリ
、該リセット回路は、該パルスが発生されるごとに該一
対の容量の一方から他方へ、蓄積電荷を移動する回路で
ある第１項の積分回路。 ４ 該リセット回路は該パルスが発生されるごとに、該
一方の積分用容量を該他方の積分用容量から切り離した
状態で該一方の積分用容量を、そのときの該積分出力が
該第１、第２の基準値のいずれであるかに応じて該第２
、第１の基準値に充電し、再び該一方および他方の積分
用容量を接続する回路である第全項の積分回路。 ■ 勢 該りセット回路は、該積分用容量に接続されたリセ
ット用容量と、該リセット用容量を所定値に充電する回
路と、該リセット用容用と該積分用容量を該パルスが発
生するごとに接続するスイッチとを有する第（項の積分
回路。 ら 孕 該計数回路は該パルスが発生されるごとに反転され
る第１のフリップフロップと、該第３の信号が該第１の
基準信号と一致したときに、該第１の７リツプフロツグ
が第１および第２の状、沖のいずれにあるかに応じてカ
ウントアツプ信号およびカウントダウン信号を切換えて
発生し。 該第３の信号が該第２の基準信号と一致したときに、該
第１のフリップフロップが該第１および第２の状態のい
ずれにあるかに応じて該カウントダウン信号および該カ
ウントアツプ信号を切換えて出力するカウント方向指示
信号の発生回路と、該カウントアツプ信号および該カウ
ントダウン信号に応答して該パルスをそれぞれカウント
アツプおよびカウントダウンする回路からなる第１項か
ら第１項のｂずれか一つによる積分回路。 ７ 衾 該第２の回路は該第３の信号と該第１．第２の基準
信号とを比較して、一致がみられたときに一致パルスを
発生ずる第１．第２の比較器と、該第１．第２の比較器
の出力の論理和を取り該パルスとして出力するオアゲー
トであって、その出力を該第１の７リツプに入力するも
のからなり、該カウント方向指示信号発生回路は、該第
１の比較器から出力される一致パルスによりセットされ
、該第２の比較器から出力される一致パルスによりリセ
ットされる第２の７リツプ７０ツブと、該第１．第２の
フリップ７０ツブの出力の排他的論理和を取り、結果を
該方向指示信号として出力するゲートを有し、該第１の
フリップフロップは該オアゲートの出力が入力（ されるものである第全項の積分回路。 物 該第１の回路は、該第１の信号をパルス巾変調する
回路さ、該パルス巾変調信号と該第１のと フリしプフロツプの出へが入力される排他的論理和ゲー
トと、積分器と該第２の信号およびこれの反転信号を該
排他的論理和ゲートの出力に
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130337A JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
| US06/517,398 US4562424A (en) | 1982-07-28 | 1983-07-26 | Circuit for integrating analog signal and converting it into digital signal |
| DE8383107411T DE3366746D1 (en) | 1982-07-28 | 1983-07-27 | Circuit for integrating an analog signal and converting it into a digital signal |
| EP83107411A EP0100102B1 (en) | 1982-07-28 | 1983-07-27 | Circuit for integrating an analog signal and converting it into a digital signal |
| KR1019830003521A KR910004656B1 (ko) | 1982-07-28 | 1983-07-28 | 아날로그 신호적분 및 디지탈 신호변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130337A JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5920860A true JPS5920860A (ja) | 1984-02-02 |
| JPH0416750B2 JPH0416750B2 (ja) | 1992-03-25 |
Family
ID=15031951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130337A Granted JPS5920860A (ja) | 1982-07-28 | 1982-07-28 | 光伝送体による情報検知方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4562424A (ja) |
| EP (1) | EP0100102B1 (ja) |
| JP (1) | JPS5920860A (ja) |
| KR (1) | KR910004656B1 (ja) |
| DE (1) | DE3366746D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE66748T1 (de) * | 1986-09-19 | 1991-09-15 | Siemens Ag | Elektronischer elektrizitaetszaehler. |
| DE4103813A1 (de) * | 1991-02-08 | 1992-08-27 | Thomson Brandt Gmbh | Verfahren und vorrichtung zur zeit/spannungs-wandlung |
| US5229772A (en) * | 1992-02-03 | 1993-07-20 | Integrated Semiconductor Solutions | Ratiometric ADC with pulse width modulated output for wide temperature range applications |
| DE19515487C2 (de) * | 1995-04-27 | 2002-05-16 | W A Halang | Spannungs-Frequenz-Umsetzer für bipolare Eingangsspannungen |
| CN103222225A (zh) | 2010-09-22 | 2013-07-24 | Dba扩展波有限责任公司 | 合并独立定时校正的低功率无线电受控时钟 |
| US20120169397A1 (en) * | 2010-12-30 | 2012-07-05 | Eliezer Oren E | Mixed Signal Integrator Incorporating Extended Integration Duration |
| US8270465B1 (en) | 2011-11-15 | 2012-09-18 | Xw Llc | Timing and time information extraction from a phase modulated signal in a radio controlled clock receiver |
| US8693582B2 (en) | 2012-03-05 | 2014-04-08 | Xw Llc | Multi-antenna receiver in a radio controlled clock |
| US9171189B2 (en) * | 2012-11-29 | 2015-10-27 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preventing saturation of analog integrator output |
| JP6370768B2 (ja) | 2015-11-26 | 2018-08-08 | 矢崎総業株式会社 | 磁界検出センサ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US28706A (en) * | 1860-06-12 | Butter-worker | ||
| USRE28706E (en) | 1967-10-27 | 1976-02-03 | The Solartron Electronic Group Limited | Triple-slope analog-to-digital converters |
| US3585634A (en) * | 1968-07-31 | 1971-06-15 | Tyco Instr Division Inc | Cyclically operating analog to digital converter |
| GB1487687A (en) * | 1974-02-19 | 1977-10-05 | Siemens Ag | Voltage measuring arrangements |
| NL7407631A (nl) * | 1974-06-07 | 1975-12-09 | Philips Nv | Analoog-digitaal-omzetter. |
| JPS5168164A (en) * | 1974-12-10 | 1976-06-12 | Tokyo Shibaura Electric Co | Aad henkanki |
| US4180807A (en) * | 1977-11-17 | 1979-12-25 | General Electric Company | Charge transfer circuit with voltage threshold compensating means |
-
1982
- 1982-07-28 JP JP57130337A patent/JPS5920860A/ja active Granted
-
1983
- 1983-07-26 US US06/517,398 patent/US4562424A/en not_active Expired - Lifetime
- 1983-07-27 DE DE8383107411T patent/DE3366746D1/de not_active Expired
- 1983-07-27 EP EP83107411A patent/EP0100102B1/en not_active Expired
- 1983-07-28 KR KR1019830003521A patent/KR910004656B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR910004656B1 (ko) | 1991-07-09 |
| DE3366746D1 (en) | 1986-11-13 |
| EP0100102A1 (en) | 1984-02-08 |
| EP0100102B1 (en) | 1986-10-08 |
| US4562424A (en) | 1985-12-31 |
| JPH0416750B2 (ja) | 1992-03-25 |
| KR840005557A (ko) | 1984-11-14 |
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