JPS5921069B2 - プログラム書込方式 - Google Patents

Description

【発明の詳細な説明】 本発明はプログラム書込可能な電子式卓上計算機等にお
けるプログラム書込方式に関する。

一般にプログラムを書込可能な電子式卓上計算機（以下
プログラム電卓という。）において、プログラムをプロ
グラムメモリ内の連続する番地に順次書込んだ後のデバ
ッグ作業で書込み洩れを発見した場合などには、新たな
プログラムステップを割込ませて挿入する必要がある。
この割込挿入に際しては、プログラム書込スイッチを操
作してプログラム書込モードに設定し、プログラムメモ
リ内の書込み洩れ分に相当する番地を指定し、シフトキ
ーを操作する事により以降のプログラムデーターを一番
地づつ後へシフトさせた後、入力キーの操作により割込
データを書込んでいる。しかして、このように割込デー
タより後のプログラムデータの処理のため、特別にシフ
トキーを設けなければならず又シフトキー操作を必要と
することは割込操作を煩雑なものとしている。本発明は
上記の欠点を除去すべくなされたもので、通常のプログ
ラム書き込み操作と同様の方法でプログラムの割込み操
作が可能な新規なプログラム書込方式を提供するもので
ある。

以下図面を参照して本発明の一実施例を詳細に説明する
。

第１図においてプログラム書込入力部１１は、キーボー
ド部（図示せず。）のプログラム書込キーの操作により
プログラム書込モードに設定された状態においてチッキ
ー、フアンクシヨンキ一などの操作によりプログラム書
込データおよびアドレスメモリ読込指令信号を発生する
。上記書込データはバツフアメモリ１２に導かれる。こ
のバツフアメモリ１２はデータが入力される毎に歩進パ
ルスを発生する。この歩進パルスはオアゲート１３を通
りアドレスカウンタ１４の歩進入力として導かれる。こ
のカウンタ１４のカウント出力はプログラムメモリ１５
ヘアドレス指定入力として導かれる。また前記バツフア
メモリ１２から得られる前記歩進パルスはアドレスカウ
ンタ１４を歩進させた後に遅延回路１６を介してプログ
ラムメモリ１５へ読出し指令Ｒを与える。また上記遅延
回路１６の出力パルスは遅延回路１７を経てプログラム
メモリ１５へ書込み指令ｗとして導かれる。即ち、プロ
グラム書込み入力部１１からの信号により入力データが
書込まれるべき指定されたアドレスのプログラムメモリ
１５の内容を読出し指令Ｒにより読出した後、書込み指
令ｗによりバツフアメモリ１２に記憶された入力データ
を当該アドレスに書込むものである。このプログラムメ
モリ１５の読出し出力データは表示器１８、データ検知
回路１９、バツフアメモリ２０に導かれる。上記データ
検知回路１９はプログラムメモリ１５から読出されたデ
ータの有、無を検知してゞデータ有２出力またはゞデー
タ無７出力を発生する。このゞデータ有２出力は上記バ
ツフアメモリ２０へ読出し指令として導かれる。このバ
ツフアメモリ２０の読出し出力データは前記バツフアメ
モリ１２へ入力され、このバツフアメモリ１２のメモリ
データはプログラムメモリ１５の書込み入力となる。ま
た前記データ検知回路１９のゞデータ無７出力は前記ア
ドレスカウンタ１４へ読込み指令入力として導かれる。
このアドレスカウンタ１４のカウント出力はアドレスメ
モリ２１へ読込み入力データとして導かれ、このアドレ
スメモリ２１のメモリアドレスはアドレスカウンタ１４
へ読込み入力データとして導かれる。そして上記アドレ
スメモリ２１の読込み指令として、前記プログラム書込
入力部１１のアドレスメモリ読込み指令信号出力が遅延
回路２２を介して導入される。なお前記オアゲート１３
にはアドレスシフトキー（図示せず。）の操作毎に発生
する歩進パルスが導かれる。而していまプログラムメモ
リ１５に例えば第３図に示すようにプログラムを書込み
たいものとする。

即ちアドレス１〜８に各対応してデータＰｒｌ・・・：
を書込み、アドレス９〜１６に各対応してデータ４・・
・＝を書込み、アドレス１７〜２４に各対応してデータ
２・・・×を書込み、アドレス２５〜２８に各対応して
３・・・：を書込む。なお上言路デ゛一タのうちＰｒｌ
，：などのフアンクシヨンデータは各対応するフアンク
シヨンキ一の操作により書込むものであり、１，２など
の数値データは各対応するテンキ一の操作により書込む
ものである。

ここで上記プログラムの各データの意味を説明する。

Ｐｒｌはプログラムメモリ１５内の複数に区分された領
域の番号を添字で表わすもので、添字１は第３図のプロ
グラムが書込まれるアドレスを含む領域１を表わす。Ｅ
ＮＴｌ：２：３：は入力変数データとして３種類の変数
が順次入力され、それぞれ、ゞビ ゞ２″ゞ３″の変数
として取り扱うことを示している。伺「：」は区切りを
示している。ゞ４″，ゞ５″，ゞ６″はそれぞれ演算出
力データを表わしており第３図に示すようにゞ４Ｉの演
算出力データは変数ゞビとゞ２″の乗算結果であり、同
様にゞ５″，ゞ６″は、各々ゞピとゞ３″，ゞビとゞ３
″の乗算結果である。向、−は「イコール」、×は「乗
算」、Ｎ慴は「答」を意味する。

したがつて上記メモリ領域１に訃けるプログラムの意味
は、「入力変数データ１，２，３をそれぞれデータレジ
スタ１，２，３（図示せず。

）に入れよ。そして１×２を演算して演算出力データ４
をメモリレジスタ４に入れよ。また２Ｘ３を演算して演
算出力データ５をメモリレジスタ５に入れよ。また１×
３を演算して演算出力データ６をメモリレジスタ６に入
れよ。そして答としてメモリレジスタ４にメモリされる
演算出力データ４を表示せよ。・・・」である。ところ
でいま第２図に示すように誤つてプログラムが書き込ま
れていたとする。

即ち第２図のプログラムは第３図の正しいプログラムに
比べてアドレス１９の変数データ３が洩れて訃り、この
変数データ３より後の各データが１番地づつ繰り上げら
れて書込まれている。このようなプログラムの書込み洩
れはデバツグ作業のとき判明するもので、以下書込み洩
れデータの割込み動作について詳細に説明する。先ず図
示しないアドレスシフトキーの操作により歩進パルスを
発生させる。

この歩進パルスはオアゲート１３を通りアドレスカウン
タ１４に入力され、このカウンタ１４を歩進させる。そ
してアドレスカウンタ１４の指定アドレスが書込み洩れ
データ番地１９の１つ前の１８になるまでアドレスシフ
トキーの操作を繰返す。上記指定アドレスの確認は、プ
ログラムメモリ１５の番地１〜１８の各読出データが表
示器１８により順次表示されることから可能である。次
にプログラム書込スイツチを操作してプログラム書込モ
ードに設定したのち通常のプログラム書込みと同様にテ
ンキ一３を操作すると、プログラム書込入力部１１から
書込み洩れデータ３およびアドレスメモリ読込指令信号
を発生する。

この書込み洩れデータ３はバツフアメモリ１２にメモリ
される。このバツフアメモリ１２はデータ入力時に歩進
パルスを発生し、この歩進パルスはオアゲート１３を通
リアドレスカウンタ１４に入力され、このカウンタ１４
を歩進させる。したがつてアドレスカウンタ１４は書込
み洩れデータ番地１９を指定する。こののち、プログラ
ム書込入力部１１のアドレスメモリ読込指令信号出力が
遅延回路２２により遅延されてアドレスメモリ２１に入
力される。したがつてアドレスメモリ２１はアドレスカ
ウンタ１４の指定アドレス（１９番地。）をメモリする
。またアドレスカウンタ１４が書込み洩れデータ番地１
９を指定したのち、バツフアメモリ１２の歩進パルス出
力が遅延回路１６により遅延されてプログラムメモリ１
５へ読出指令として入力される。したがつて書込み洩れ
データ番地１９に書込まれていたデータ：がプログラム
メモリ１５から読出されてデータ検知回路１９に入力さ
れると共にバツフアメモリ２０にメモリされる。このの
ち、前記遅延回路１６の遅延出力歩進パルスが遅延回路
１７により遅延されてプログラムメモリ１５へ書込指令
として入力される。したがつて書込み洩れデータ番地１
９ヘバツフアメモリ１２にメモリされていた書込み洩れ
データ３が書込まねる。次に前記データ検知回路１９に
より入力データの有無が検知されて発生するゞデータ有
２出力によりバツフアメモリ２０のメモリデータ（書込
み洩れデータ番地１９に書込まれていたデータ：）が読
出？れてバツフアメモリ１２に入力される。したがつて
バツフアメモリ１２から歩進パルスが発生してアドレス
カウンタ１４を歩進させて次の番地２０を指定させる。

次にプログラムメモリ１５の番地２０のデータ６が読出
されてバツフアメモリ２０にメモリされると共にデータ
検知回路１９に入力される。次にプログラムメモリ１５
の番地２０ヘバツフアメモリ１２のメモリデータ（番地
１９のデータ（１）が書込まれる。次にデータ検知回路
１９のゞデータ有２検知出力によりバツフアメモリ２０
のメモリデータ（番地２０から読出されたデータ６）が
バツフアメモリ１２に入力される。以下同様に第２図の
プログラムの番地２０以降の書込まれていた各データが
１地地づつ次の番地の自動的に繰下げられて書込まれ、
第３図に示すようなプログラムに修正される。

そして最終番地のデータを次の番地へ書込む前には次の
番地の内容がプログラムメモＩ川５から読出されている
。しかしながらこの場合、次の番地にはプログラムデー
タが書込まれていないので、バツフアメモリ２０のメモ
リ入力はなくデータ検出回路１９はゞデータ無２出力を
発生する。したがつてプログラムの最終番地のデータを
次の番地へ書込んだ後にはバツフアメモリ１２へのデー
タ入力はなく、前記データ無２出力によりアドレスカウ
ンタ１４はアドレスメモリ２１のメモリアドレス（番地
１９。）を読込む。そしてこのアドレスカウンタ１４に
よりアドレス指定されるプログラムメモリ１５の番地１
９のデータ、即ち書込み修正により新たに書込まれたデ
ータ３（第３図のプログラム参照）が表示器１８により
表示され、書込み修正が行われたことが判明する。なお
上述したように書込洩れデータの書込みを行うテンキ一
あるいはフアンクシヨンキ一の操作に対して、書込み洩
れデータより後のプログラムデータが順次１番地づつ自
動的に繰下げられる動作は高速である。

したがつて書込み洩れデータが連続して２個以上ある場
合には、上記したような書込み修正操作を番地順に行う
ことにより、各修正毎に書込み洩れデータより後のデー
タの自動繰下げ動作が行われる。この場合、２回目以降
の修正時には前回の修正動作によりアドレスカウンタ１
４の指定アドレスは書込み洩れデータ番地より１つ前の
番地に自動的にセツトされている。即ち番地１９，２０
を書込み修正する場合、前述したような番地１９の書込
み修正後にアドレスカウンタ１４の指定アドレスは番地
１９にセツトされており、次の番地２０の書込み修正が
可能な状態になつている。な｝上記実施例ではプログラ
ムメモリ１５へのデータ書込前にアドレスカウンタ１４
を歩進？せるようにしているので、書込み修正前にアド
レスカウンタ１４の指定アドレスを書込み洩れデータ番
地より１つ前の番地にセツトしている。

しかしプログラムメモリ１５へのデータ書込前ではなく
データ書込後にアドレスカウンタ１４を歩進させるよう
にしてもよい。この場合にはバツフアメモリ１２の歩進
パルス出力に代えて遅延回路１７の遅延出力歩進パルス
をさらに遅延回路（図示亡九）により遅延させた歩進パ
ルスを用い、この歩進パルスをオアゲート１３に入力さ
せればよい。また書込み修正前のアドレスカウンタ１４
の指定アドレスは予めシフトキー操作により書込み洩れ
データ番地にセツトして卦けばよい。したがつてアドレ
スメモリ２１は書込み洩れデータの書込前にアドレスカ
ウンタ１４が指定している書込み洩れデータ番地をメモ
リし、最終番地データの書込後に上記メモリアドレスが
アドレスカウンタ１４により読込まれる。又上記実施例
に於てはプログラムメモリを任意に分割して独立したプ
ログラムを複数書き込めるようにゞＰｒｌ″で、独立し
たプログラムの始りを示したが、勿論こわは１つのプロ
グラムのみを記憶するものであればゞＰｒｌ″は必要な
いことは勿論であり又、複数プログラムを各々独立して
固定長とすれば、割込み操作に対して、各プログラムの
終りに空があるのでシフト動作が短時間で終了出来る等
種々の応用変更が可能であることは勿論である。上述し
たようなプログラム書込方式によれば、プログラムが連
続番地に書込まれているプログラムメモリに対してプロ
グラムの書込み洩れデータを割込み操作する場合に、プ
ログラムメモリの出力を表示する表示器を監視して書込
み洩れデータ番地をアドレスカウンタにより指定し、当
該番地のデータを自動的に読出したのち、キー操作によ
り当該番地に書込み洩れデータを書込む。そしてプログ
ラムメモリから読出されたデータについては当該データ
が書込まれていた番地の次の番地を自動的にアドレスカ
ウンタにより指定して当該番地のデータを読出したのち
当該番地に書込む動作をプログラムの最後まで繰返す。
したがって書込み沖れデータより後のプログラムデータ
の番地移動処理／ｌ哨動的に行われるので、従来のシフ
トキー操作による番地移動操作および入力キー操作によ
るプログラムデータの再書込操作に比べてプログラムの
書込みと同様の操作でよく書込み修正操作が著しく便利
である。

本発明は上述したように、プログラムの書込み修正操作
を簡便化し得るプログラム書込方式を提供できる。

【図面の簡単な説明】

第１図は本発明に係るプログラム書込方式の一実施例を
示すプロツクダイヤグラム、第２図は第１図のプログラ
ムメモリに書込まれた修正前プログラムの一例を示す図
、第３図は第１図のプログラムメモリに書込まれた修正
後プログラムの一例を示す図である。 １１・・・・・・プログラム書込入力部、１２，２０・
・・・・・バツフアメモリ、１４・・・・・・アドレス
カウンタ、１５・・・・・・プログラムメモリ、１９・
・・・・・データ検知回路。

Claims (1)

【特許請求の範囲】
1. １ プログラム情報を入力する入力部と、この入力部か
   らのプログラム情報が連続して書込まれるプログラムメ
   モリと、このプログラムメモリの書込み番地を指定する
   番地指定手段と、入力されたプログラム情報および上記
   プログラムメモリに書込むべきプロギラム情報を記憶す
   る第１のバッファメモリと、上記プログラムメモリから
   読み出されたプログラム情報を記憶する第２のバッファ
   メモリと、上記プログラムメモリに書込まれた上記プロ
   グラム情報の最後を検知するプログラムエンド検知手段
   と、上記入力部からのプログラム情報の入力に従つて、
   あらかじめ上記番地指定手段によつて指定された書込み
   番地のプログラム情報を読み出して上記第２のバッファ
   メモリに書込み、上記第１のバッファメモリに記憶され
   たプログラム情報を上記書込み番地に書込む第１の書込
   手段と、上記第１のバッファメモリの内容が上記プログ
   ラムメモリに書込まれた後に上記番地指定手段の番地指
   定を歩進すると共に、上記プログラムエンド検知手段に
   よつてプログラム情報の最後が検知された際には、上記
   歩進を終了する手段と、上記第２のバッファメモリに記
   憶されたプログラム情報を第１のバッファメモリに書込
   み且つ上記番地指定手段により指定された次の書込み番
   地のプログラム情報を読み出して上記第２のバッファメ
   モリに書込むと共に、上記第１のバッファメモリに記憶
   されたプログラム情報を上記次の書込み番地に書込む第
   ２の書込手段とを具備したことを特徴とするプログラム
   書込方式。