JPS59211138A - 全加算回路 - Google Patents
全加算回路Info
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- JPS59211138A JPS59211138A JP58085243A JP8524383A JPS59211138A JP S59211138 A JPS59211138 A JP S59211138A JP 58085243 A JP58085243 A JP 58085243A JP 8524383 A JP8524383 A JP 8524383A JP S59211138 A JPS59211138 A JP S59211138A
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
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- G06F7/50—Adding; Subtracting
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- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路で用いられる全加算回路に係
り、特にＣＭＯＳ ）ランジスタ（相補型絶縁ゲート型
トランジスタ）を用いたＣＭＯＳ型の全加算回路に関す
る。
り、特にＣＭＯＳ ）ランジスタ（相補型絶縁ゲート型
トランジスタ）を用いたＣＭＯＳ型の全加算回路に関す
る。
Ｍ １図は従来の０ＭＯ８型の１ビツトの全加算回路を
示しており、Ａは加数入力、Ｂは被加数人力、Ｃ５は下
位桁からのキャリー人カ、Ｓは和出力、ｃｏは上位桁へ
のキャリー出力、ｖｃｃは電源電位、ｖ８ｓは接地電位
である。上記和出力Ｓを得るための和回路は、多数のＮ
チャンネルＭＯＳ ）ランジスタとＰチャンネルＭＯ８
）ランジスタとＣＭＯＳインバータＩ、〜■４とからな
り、Ａ、Ｂを入力とする排他的オア回路１と、インバー
タＩ２の出力とキャリー人力Ｃ１とを入力とする排他的
オア回路２とからなる。また、前記キャリー出力Ｃ０を
得るキャリー回路３は、多数のＮチャンネルＭＯＳ ）
ランジスタとＰチャンネルＭＯ８）ランジスタとからな
る。
示しており、Ａは加数入力、Ｂは被加数人力、Ｃ５は下
位桁からのキャリー人カ、Ｓは和出力、ｃｏは上位桁へ
のキャリー出力、ｖｃｃは電源電位、ｖ８ｓは接地電位
である。上記和出力Ｓを得るための和回路は、多数のＮ
チャンネルＭＯＳ ）ランジスタとＰチャンネルＭＯ８
）ランジスタとＣＭＯＳインバータＩ、〜■４とからな
り、Ａ、Ｂを入力とする排他的オア回路１と、インバー
タＩ２の出力とキャリー人力Ｃ１とを入力とする排他的
オア回路２とからなる。また、前記キャリー出力Ｃ０を
得るキャリー回路３は、多数のＮチャンネルＭＯＳ ）
ランジスタとＰチャンネルＭＯ８）ランジスタとからな
る。
庁お、上記全加算回路の動作は良く知られているので、
ここではその説明を省略する。
ここではその説明を省略する。
ところで、上記全加算回路においては、和回路（１およ
び２）における入力Ｂから出力Ｓ壕でのケ゛−ト段数が
５段もあるので、演算速度が遅いという欠点がある。才
だ、和回路とキャリー回路３との回路構成が大きく異な
シ、和回路およびキャリー回路３にはそれぞれＮチャン
ネルトランジスタとＰチャンネルトランジスタとがノ４
ターン的に不規則に混在するので、全体として回路ノや
ターン面積が大きくなる欠点があった。また、和回路の
ゲート段数は最大５段であるのにキャリー回路３０ケ゛
−ト段数は２段であり、和出力Ｓとキャリー出力Ｃ８と
の発生タイミングがずれる。しかし、たとえば、並列乗
算器等では、使用する加算回路の和出力とキャリー出力
とのタイミングが揃っていないと高速化が困難になるの
で、前記全加算回路の用途が制約されることになる。
び２）における入力Ｂから出力Ｓ壕でのケ゛−ト段数が
５段もあるので、演算速度が遅いという欠点がある。才
だ、和回路とキャリー回路３との回路構成が大きく異な
シ、和回路およびキャリー回路３にはそれぞれＮチャン
ネルトランジスタとＰチャンネルトランジスタとがノ４
ターン的に不規則に混在するので、全体として回路ノや
ターン面積が大きくなる欠点があった。また、和回路の
ゲート段数は最大５段であるのにキャリー回路３０ケ゛
−ト段数は２段であり、和出力Ｓとキャリー出力Ｃ８と
の発生タイミングがずれる。しかし、たとえば、並列乗
算器等では、使用する加算回路の和出力とキャリー出力
とのタイミングが揃っていないと高速化が困難になるの
で、前記全加算回路の用途が制約されることになる。
本発明は上記の事情に鑑みてなされたもので、高速演算
が可能となり、回路パターンがＣＭＯＳ集積回路化に際
して好適であり、和出力とキャリー出力とをほぼ同時に
発生することが可能となり、用途が拡大する０ＭＯ８型
の全加算回路を提供するものである。
が可能となり、回路パターンがＣＭＯＳ集積回路化に際
して好適であり、和出力とキャリー出力とをほぼ同時に
発生することが可能となり、用途が拡大する０ＭＯ８型
の全加算回路を提供するものである。
即ち、本発明の全加算回路は、電源電位端と（Ｎ’＋
１ ）個（但しＮ’＝ ＣＡＩｏｇ２２・（２Ｎ−１）
：］ここで〔〕はＧａｕ ｓ ｍ記号）のノードとの
間で所定の回路を形成するように接続され、それぞれの
ダートにＮビットの加数人力ＡＳＮビットの被加数人力
Ｂ、１ビットのキャリー人力Ｃ１の各ビットおよびそれ
らの反転ビットのうちの所定の１ビツトが導かれる第１
の導電型の複数のＭＯＳ ）ランジスタと、上記（Ｎ’
＋ １ ）個のノー＝５− ドと接地端との間に設けられ上記第１の導電型のＭＯＳ
）ランジスタ群と同様な回路を形成すると共に前記回
路と同様な関係で前記各ビットが導かれる前記第１の導
電型とは逆導電型の第２の導電型の複数のＭＯＳ ）ラ
ンジスタと、前記（Ｎ’＋ １ ）個のノードにそれぞ
れ対応して入力端が接続された（Ｎ’＋１’）個のイン
バータとを具備し、前記（Ｎ’＋ １ ）個のノードの
うちＮ個のノードには前記入力Ａ、ＢＩＣｉの和出力の
反転レベルが得られ、残りの１個のノードにはキャリー
出力の反転レベルが得られるようにしてなることを特徴
とするものである。
１ ）個（但しＮ’＝ ＣＡＩｏｇ２２・（２Ｎ−１）
：］ここで〔〕はＧａｕ ｓ ｍ記号）のノードとの
間で所定の回路を形成するように接続され、それぞれの
ダートにＮビットの加数人力ＡＳＮビットの被加数人力
Ｂ、１ビットのキャリー人力Ｃ１の各ビットおよびそれ
らの反転ビットのうちの所定の１ビツトが導かれる第１
の導電型の複数のＭＯＳ ）ランジスタと、上記（Ｎ’
＋ １ ）個のノー＝５− ドと接地端との間に設けられ上記第１の導電型のＭＯＳ
）ランジスタ群と同様な回路を形成すると共に前記回
路と同様な関係で前記各ビットが導かれる前記第１の導
電型とは逆導電型の第２の導電型の複数のＭＯＳ ）ラ
ンジスタと、前記（Ｎ’＋ １ ）個のノードにそれぞ
れ対応して入力端が接続された（Ｎ’＋１’）個のイン
バータとを具備し、前記（Ｎ’＋ １ ）個のノードの
うちＮ個のノードには前記入力Ａ、ＢＩＣｉの和出力の
反転レベルが得られ、残りの１個のノードにはキャリー
出力の反転レベルが得られるようにしてなることを特徴
とするものである。
このような全加算回路によれば、入力から和出力、キャ
リー出力までのダート段数がそれぞれ少なく且つ互いに
等しくなるので、高速演算が可能になると共に和出力お
よびキャリー出力がほぼ同時に発生するようになる。ま
た、第１の導電型のＭＯＳ ）ランジスタの領域と第２
の導電型のＭＯＳ ）ランジスタの領域とに明確に分離
可能であり、しかも上記両域の回路接続が同じ６− であるので、ＣＭＯ８集積回路化に好適であり、回路パ
ターン面積が小さくて済む。
リー出力までのダート段数がそれぞれ少なく且つ互いに
等しくなるので、高速演算が可能になると共に和出力お
よびキャリー出力がほぼ同時に発生するようになる。ま
た、第１の導電型のＭＯＳ ）ランジスタの領域と第２
の導電型のＭＯＳ ）ランジスタの領域とに明確に分離
可能であり、しかも上記両域の回路接続が同じ６− であるので、ＣＭＯ８集積回路化に好適であり、回路パ
ターン面積が小さくて済む。
以下図面を参照して本発明の一実施例を詳細に説明する
。
。
第２図に示−ｉ１ビットの全加算回路において、Ｐ１〜
ｐ＋ｚはそれぞれ第３図に示すようなＰチャンネルエン
ハンスメント型ＭＯＳトランジスタ、Ｎｌ”’Ｎ１１は
それぞれ第４図に示すようなＮチャンネルエンハンスメ
ントｆｉＭＯ８）ランジスタ、２１お工び２２はそれぞ
れＣＭＯＳインバータ、ｖｃｃは正の電源電位、ｖｓｓ
は接地電位、Ａは加数人力、Ｋはその反転入力、Ｂは被
加数入力、百はその反転入力、Ｃ１は下位桁からのキャ
リー人力、Ｇはその反転入力、Ｓは和出力、ＣＯはキャ
リー出力である。即ち、Ｐチャンネルトランジスタルｔ
−ｐｕ群のうち、２重はｆ−トにＸ入力が導かれ、Ｐ２
およびＰ３はｒ−）にへ入力が導かれ、Ｐ４〜Ｐ６はダ
ートにＢ入力が導かれ、Ｐ７およびＰ８はダートに百人
力が導かれ、Ｐ、〜ｐＨはＰ−）にＣｉＸ入力導かれ、
Ｐ＋２はダートに６入力が導かれる。そして、上記Ｘ入
力トランジスタＰ１とπ入力トランジスタＰ７とＣｌ入
カトランジスタＰ９とがｖｃｏ電位端とインバータ２ノ
の入力端（ノード２３）との間に直列接続され、Ａ人カ
トランジスタＰ２とＢ人カトランジスタＰ５とＣｉ入カ
トランジスタｐＨとがｖｃｃ電位端と上記ノード２３と
の間に直列接続されている。さらに、上記トランジスタ
ｐ２ 、ｐｓの相互接続点と上記ノーｙ２３との間にπ
人カトランジスタＰ８と司入カトランジスタＰＩ２とが
直列接続され、前記トランジスタＰ、、Ｐ、の相互接続
点とトランジスタＰ＠＋ＰＩ２の相互接続点との間にＢ
人カトランジスタＰ４が接続されている。また、ｖｃｏ
電位端とインバータ２２の入力端（ノード２４）との間
にＮ人カトランジスタＰ３とＢ人カトランジスタＰ６と
が直列接続され、前記トランジスタｐ ＠ ＋ Ｐ＋
２の相互接続点と上記ノード２４との間に０１人力用ト
ランジスタｐｔｏが接続されている。
ｐ＋ｚはそれぞれ第３図に示すようなＰチャンネルエン
ハンスメント型ＭＯＳトランジスタ、Ｎｌ”’Ｎ１１は
それぞれ第４図に示すようなＮチャンネルエンハンスメ
ントｆｉＭＯ８）ランジスタ、２１お工び２２はそれぞ
れＣＭＯＳインバータ、ｖｃｃは正の電源電位、ｖｓｓ
は接地電位、Ａは加数人力、Ｋはその反転入力、Ｂは被
加数入力、百はその反転入力、Ｃ１は下位桁からのキャ
リー人力、Ｇはその反転入力、Ｓは和出力、ＣＯはキャ
リー出力である。即ち、Ｐチャンネルトランジスタルｔ
−ｐｕ群のうち、２重はｆ−トにＸ入力が導かれ、Ｐ２
およびＰ３はｒ−）にへ入力が導かれ、Ｐ４〜Ｐ６はダ
ートにＢ入力が導かれ、Ｐ７およびＰ８はダートに百人
力が導かれ、Ｐ、〜ｐＨはＰ−）にＣｉＸ入力導かれ、
Ｐ＋２はダートに６入力が導かれる。そして、上記Ｘ入
力トランジスタＰ１とπ入力トランジスタＰ７とＣｌ入
カトランジスタＰ９とがｖｃｏ電位端とインバータ２ノ
の入力端（ノード２３）との間に直列接続され、Ａ人カ
トランジスタＰ２とＢ人カトランジスタＰ５とＣｉ入カ
トランジスタｐＨとがｖｃｃ電位端と上記ノード２３と
の間に直列接続されている。さらに、上記トランジスタ
ｐ２ 、ｐｓの相互接続点と上記ノーｙ２３との間にπ
人カトランジスタＰ８と司入カトランジスタＰＩ２とが
直列接続され、前記トランジスタＰ、、Ｐ、の相互接続
点とトランジスタＰ＠＋ＰＩ２の相互接続点との間にＢ
人カトランジスタＰ４が接続されている。また、ｖｃｏ
電位端とインバータ２２の入力端（ノード２４）との間
にＮ人カトランジスタＰ３とＢ人カトランジスタＰ６と
が直列接続され、前記トランジスタｐ ＠ ＋ Ｐ＋
２の相互接続点と上記ノード２４との間に０１人力用ト
ランジスタｐｔｏが接続されている。
一方、前記ノード２３．２４とｖ８１１電位端との間に
接続されているＮチャンネルトランジスタＮｌ”’−Ｎ
ｌ１１も、上記Ｐチャンネルトランジスタｐｔｘｐ＋、
と添字番号（１〜１２）同志が対応するものと同様にＡ
、Ａ、Ｂ、π＋ Ｃｉ ＋ Ｃｉがダートに入力し、且
つＰチャンネルトランジスタＰＩ”’−ＰＩ２の回路接
続と同様な回路接続を有する。
接続されているＮチャンネルトランジスタＮｌ”’−Ｎ
ｌ１１も、上記Ｐチャンネルトランジスタｐｔｘｐ＋、
と添字番号（１〜１２）同志が対応するものと同様にＡ
、Ａ、Ｂ、π＋ Ｃｉ ＋ Ｃｉがダートに入力し、且
つＰチャンネルトランジスタＰＩ”’−ＰＩ２の回路接
続と同様な回路接続を有する。
而して、上記全加算回路において、ノード２３とＶ８．
電位端（“０＃レベル）との間が導通するのは、Ａ 、
Ｂ 、 Ｃｊ大入力うち１”（ハイ）レベルとなるの
が奇数個（本例では１もしくは３）のときであり、この
入力状態を次式の如く表わすものとする。
電位端（“０＃レベル）との間が導通するのは、Ａ 、
Ｂ 、 Ｃｊ大入力うち１”（ハイ）レベルとなるの
が奇数個（本例では１もしくは３）のときであり、この
入力状態を次式の如く表わすものとする。
Ａ＋Ｂ＋Ｃ１＝１．３ ・・・（１）また上記
ノード２３とｖｃｃ電位端（” １ ”レベル）との間
が導通するのは、次式で示す入力状態のときである。
ノード２３とｖｃｃ電位端（” １ ”レベル）との間
が導通するのは、次式で示す入力状態のときである。
Ａ＋〇十Ｃ１＝０．２ ・・・（２）９−
一方、前記ノード２４とｖ８Ｂ電位端との間が導通する
のは、Ａ、Ｂ、ＣＩＸ入力うち１＃となるのが、加算ビ
ット数をＮで表わせば２Ｎ（本例ではＮ＝１であるので
２’＝２）以上のときであり、この入力状態は次式で示
される。
のは、Ａ、Ｂ、ＣＩＸ入力うち１＃となるのが、加算ビ
ット数をＮで表わせば２Ｎ（本例ではＮ＝１であるので
２’＝２）以上のときであり、この入力状態は次式で示
される。
Ａ＋Ｂ＋Ｃｉ≧２ ・・・（３）
また、上記ノード２４とｖｃｃ電位端との間が導通する
のは、次式で示す入力状態のときである。
のは、次式で示す入力状態のときである。
Ａ＋８＋自≦１ ・・・（４）したがって、前
記ノード２３が０”レベルとなるのは前式（１）の入力
状態 Ａ＋Ｂ＋Ｃ１＝１ 、３ を満たすとき、つまシ前式（２）の入力状態Ａ＋Ｂ十Ｃ
ｉ ＝０ 、２ を満たさないときであるので、上記ノード２３ノｍＦｌ
ｆｉレベルをインバータ２１で反転して得られる和出力
Ｓは Ｓ＝ＡのＢのＣｉ ・・・（５）（但し、■は排
他的オア記号） １０− となる。また、前記ノード２４が°゛０”レベルとなる
のは前式（３）の入力状態 Ａ＋Ｂ＋Ｃ１≧２ を満たすとき、つ捷り前式（４）の入力状態Ａ＋Ｂ＋Ｃ
４≦１ を満たさないときであるので、上記ノード２４の論理レ
ベルをインバータ２２で反転して得られるキャリー出力
Ｃ６は Ｃｏ＝Ａ −８＋（Ａ＋８ ） ・Ｃ・（６）（但し、
十はオア記号、・はアンド記号）となる。
記ノード２３が０”レベルとなるのは前式（１）の入力
状態 Ａ＋Ｂ＋Ｃ１＝１ 、３ を満たすとき、つまシ前式（２）の入力状態Ａ＋Ｂ十Ｃ
ｉ ＝０ 、２ を満たさないときであるので、上記ノード２３ノｍＦｌ
ｆｉレベルをインバータ２１で反転して得られる和出力
Ｓは Ｓ＝ＡのＢのＣｉ ・・・（５）（但し、■は排
他的オア記号） １０− となる。また、前記ノード２４が°゛０”レベルとなる
のは前式（３）の入力状態 Ａ＋Ｂ＋Ｃ１≧２ を満たすとき、つ捷り前式（４）の入力状態Ａ＋Ｂ＋Ｃ
４≦１ を満たさないときであるので、上記ノード２４の論理レ
ベルをインバータ２２で反転して得られるキャリー出力
Ｃ６は Ｃｏ＝Ａ −８＋（Ａ＋８ ） ・Ｃ・（６）（但し、
十はオア記号、・はアンド記号）となる。
即ち、上記全加電回路は、全加算出力として上式（５）
、 （６）に示したような所望の和出力Ｓ、キャリー
出力Ｃ８が得られる。この場合、入力から出力までのダ
ート段数は、ｒ ｌ百、６入力生成用のインバータ（図
示せず）を含めて３段であり、前述した従来例の５段に
比べて高速演算が可能である。また、上記回路はＰチャ
ンネルトランジスタＰ１〜ｐ＋ｚの領域とＮチャンネル
トランジスタＮ Ｉ ” ＮＩ２の領域とに明確に分離
可能であり、しかも上記両領域の回路接続が同じである
ので、ＣＭＯ８集積回路化に好適であり、回路パターン
面積が小さくて済む。また、Ｐチャンネルトランジスタ
ＰＩ”ＰＩ２の一部はＶ。Ｃ電１位端とノーＰ２Ｊ、２
４との間に共通に挿入され、同様にＮチャンネルトラン
ジスタＮ、〜Ｎ２の一部はｖ８ｓ電位端とノード２３，
２４との間に共通に挿入されており、これによって一部
のトランジスタが和出力Ｓ生成用およびキャリー出力Ｃ
８生成用として兼ねているので、その分だけ回路構成が
簡単になっている。寸だ、入力から和出力Ｓまでのケ°
−ト段数（３段）と入力からキャリー出力Ｃ８壕でのケ
°−ト段数（３段）とが等しく、和出力Ｓお工びキャリ
ー出力ｃｏがほぼ同時に発生するので、全加算回路をア
レー状に接続する並列乗算器等に本発明回路を用いれば
その高速化を図ることが可能になる。
、 （６）に示したような所望の和出力Ｓ、キャリー
出力Ｃ８が得られる。この場合、入力から出力までのダ
ート段数は、ｒ ｌ百、６入力生成用のインバータ（図
示せず）を含めて３段であり、前述した従来例の５段に
比べて高速演算が可能である。また、上記回路はＰチャ
ンネルトランジスタＰ１〜ｐ＋ｚの領域とＮチャンネル
トランジスタＮ Ｉ ” ＮＩ２の領域とに明確に分離
可能であり、しかも上記両領域の回路接続が同じである
ので、ＣＭＯ８集積回路化に好適であり、回路パターン
面積が小さくて済む。また、Ｐチャンネルトランジスタ
ＰＩ”ＰＩ２の一部はＶ。Ｃ電１位端とノーＰ２Ｊ、２
４との間に共通に挿入され、同様にＮチャンネルトラン
ジスタＮ、〜Ｎ２の一部はｖ８ｓ電位端とノード２３，
２４との間に共通に挿入されており、これによって一部
のトランジスタが和出力Ｓ生成用およびキャリー出力Ｃ
８生成用として兼ねているので、その分だけ回路構成が
簡単になっている。寸だ、入力から和出力Ｓまでのケ°
−ト段数（３段）と入力からキャリー出力Ｃ８壕でのケ
°−ト段数（３段）とが等しく、和出力Ｓお工びキャリ
ー出力ｃｏがほぼ同時に発生するので、全加算回路をア
レー状に接続する並列乗算器等に本発明回路を用いれば
その高速化を図ることが可能になる。
なお、上記実施例において、（Ａ、Ａ）入力、（Ｂ、百
）入力、（Ｃｉ、Ｃｉ）入力を相互に入れ替えてもよい
が、一般に加算器の場合（Ａ。
）入力、（Ｃｉ、Ｃｉ）入力を相互に入れ替えてもよい
が、一般に加算器の場合（Ａ。
Ａ）入力オヨび（Ｂ、＋１）入カッ方カ（Ｃ′（、ｃ′
ｉ）入力より先にレベルが定まるので、ノード２３゜２
４とＶｃｃ屯位端との間およびノード２３゜２４とｖ８
ｓ電位端との間の各トランジスタのうちｖｃｃ屯位端に
近い方およびｖｓ’ｓ ’！’位端に近い方に（Ａ、Ａ
）入力、（Ｂ、Ｂ）入力を導き、ノード２３，２４に近
い方のトランジスタに（Ｃ１，ｃ′Ｉ）入力を導くこと
が高速動作化の点で望ましい。
ｉ）入力より先にレベルが定まるので、ノード２３゜２
４とＶｃｃ屯位端との間およびノード２３゜２４とｖ８
ｓ電位端との間の各トランジスタのうちｖｃｃ屯位端に
近い方およびｖｓ’ｓ ’！’位端に近い方に（Ａ、Ａ
）入力、（Ｂ、Ｂ）入力を導き、ノード２３，２４に近
い方のトランジスタに（Ｃ１，ｃ′Ｉ）入力を導くこと
が高速動作化の点で望ましい。
第５図は本発明の他の実施例に係る２ビツトの全加算回
路を示しており、ＡＯおよびＡ、は加数Ａ入力の下位ビ
ットおよび上位ビット、Ｂ、およびＢ、は被加数Ｂ入力
の下位ビットおよび上位ビット、Ｃ１は下位桁からのキ
ャリー人力、ＮＯおよびＸｌは前記ＡＯおよびＡ１の反
転入力、８Ｇお裏び「１は前記ＢｏおよびＢ１の反転入
力、Ｇは前記Ｃ１の反転入力であり、これらは図示の如
＜ｖｃｃ電位端とｖｓ８電位端との間に接続されたＰチ
ャンネルトランジスタＰ群およびＮチャンネルトランジ
スタＮ群のダート１３− 入力として導かれている。５１〜５３はインノクータで
あゆ、Ｓｏお工びＳ、は和出力の下位ビットおよび上位
ビット、ｃｏはキャリー出力である。
路を示しており、ＡＯおよびＡ、は加数Ａ入力の下位ビ
ットおよび上位ビット、Ｂ、およびＢ、は被加数Ｂ入力
の下位ビットおよび上位ビット、Ｃ１は下位桁からのキ
ャリー人力、ＮＯおよびＸｌは前記ＡＯおよびＡ１の反
転入力、８Ｇお裏び「１は前記ＢｏおよびＢ１の反転入
力、Ｇは前記Ｃ１の反転入力であり、これらは図示の如
＜ｖｃｃ電位端とｖｓ８電位端との間に接続されたＰチ
ャンネルトランジスタＰ群およびＮチャンネルトランジ
スタＮ群のダート１３− 入力として導かれている。５１〜５３はインノクータで
あゆ、Ｓｏお工びＳ、は和出力の下位ビットおよび上位
ビット、ｃｏはキャリー出力である。
即ち、第５図のような回路接続によれば、インバータ５
１０入力端（ノード５４）が′°０”レベル（ｖｓ８電
位）になるのは、Ａ ＋ Ｂ ＊ Ｃｉの数値和Σ（＝
Ａ＋Ｂ十（４）が奇数、つ寸り１もしくは３もしくは５
もしくは７（＝１．３．５゜７）のときであり、上記ノ
ード５４が“１ルベルになるのは数値和Σが（０，２，
４，６）のときである。したがって、上記ノード５４の
論理レベルがインバータ５ノで反転されることによって
、所望の和出力の下位ビットＳＯが得られる。また、前
記インバータ５２の入力端（ノード５５）が″Ｏ＃レベ
ルになるのは数値和Σが（２，３，６，７）のときであ
シ、上記ノード５５が“１＃レベルになるのは数値和Σ
が（０，１，４，５）のときである。したがって、上記
ノード５５の論理レベルがイン／櫂−タ１４− ５２で反転されることによって、所望の和出力の」二位
ビットＳＩが得られる。また、インバータ５３の入力端
（ノード５６）が゛０″レベルになるのは数値和Σがｒ
以上、つ捷り（４，５゜６．７）のときであり、上記ノ
ード５６が“′１″レベルになるのは数値和Σが（０、
１、２、３）のときである。したがって、上記ノード５
６の論理レベルがインバータ５３で反転されることによ
って、所望のキャリー出力Ｃ８が得られる。
１０入力端（ノード５４）が′°０”レベル（ｖｓ８電
位）になるのは、Ａ ＋ Ｂ ＊ Ｃｉの数値和Σ（＝
Ａ＋Ｂ十（４）が奇数、つ寸り１もしくは３もしくは５
もしくは７（＝１．３．５゜７）のときであり、上記ノ
ード５４が“１ルベルになるのは数値和Σが（０，２，
４，６）のときである。したがって、上記ノード５４の
論理レベルがインバータ５ノで反転されることによって
、所望の和出力の下位ビットＳＯが得られる。また、前
記インバータ５２の入力端（ノード５５）が″Ｏ＃レベ
ルになるのは数値和Σが（２，３，６，７）のときであ
シ、上記ノード５５が“１＃レベルになるのは数値和Σ
が（０，１，４，５）のときである。したがって、上記
ノード５５の論理レベルがイン／櫂−タ１４− ５２で反転されることによって、所望の和出力の」二位
ビットＳＩが得られる。また、インバータ５３の入力端
（ノード５６）が゛０″レベルになるのは数値和Σがｒ
以上、つ捷り（４，５゜６．７）のときであり、上記ノ
ード５６が“′１″レベルになるのは数値和Σが（０、
１、２、３）のときである。したがって、上記ノード５
６の論理レベルがインバータ５３で反転されることによ
って、所望のキャリー出力Ｃ８が得られる。
上記第５図の回路においても、入力から出力せでのケ９
−ト段数は３段の如く少ないので、高速演算動作が可能
である。
−ト段数は３段の如く少ないので、高速演算動作が可能
である。
上述したように本発明の全加算回路によれば、高速演算
が可能となり、回路ノぞターンがＣＭＯ８集積回路化に
際して好適であり、和出力とキャリー出力とをほぼ同時
に発生することが可能となり、並列乗算器等の高速動作
化に際しても適用可能となるなどその用途が拡大する。
が可能となり、回路ノぞターンがＣＭＯ８集積回路化に
際して好適であり、和出力とキャリー出力とをほぼ同時
に発生することが可能となり、並列乗算器等の高速動作
化に際しても適用可能となるなどその用途が拡大する。
第１図は従来の全加算回路を示す回路図、第２図は本発
明に係る全加算回路の一実施例を示す回路図、第３図は
第２図のＰチャンネルトランジスタを取り出して示す回
路図、第４図は第２図のＮチャンネルトランジスタを増
シ出して示す回路図、第５図は本発明の他の実施例を示
す回路図である。 Ｐ、％Ｐ、、、Ｐ・・・Ｐチャンネルトランジスタ、Ｎ
１〜Ｎ＋２＊ Ｎ・・・Ｎチャンネルトランジスタ、２
１．２２．５１〜５３・・・インバータ、２３゜２４．
５４〜５６・・・ノード、Ａ・・・加数人力、Ｂ・・・
被加数人力、Ｃ１・・・キャリー人力、Ａｏ 、ＡＩ・
・・加数人カビッ） 、Ｂ ６ ＋ Ｂ Ｈ・・・被
加数人力ビット、Ｓ・・・和出力、Ｃ０・・・キャリー
出力、５ＯＩＳ１・・・和出力ピット。
明に係る全加算回路の一実施例を示す回路図、第３図は
第２図のＰチャンネルトランジスタを取り出して示す回
路図、第４図は第２図のＮチャンネルトランジスタを増
シ出して示す回路図、第５図は本発明の他の実施例を示
す回路図である。 Ｐ、％Ｐ、、、Ｐ・・・Ｐチャンネルトランジスタ、Ｎ
１〜Ｎ＋２＊ Ｎ・・・Ｎチャンネルトランジスタ、２
１．２２．５１〜５３・・・インバータ、２３゜２４．
５４〜５６・・・ノード、Ａ・・・加数人力、Ｂ・・・
被加数人力、Ｃ１・・・キャリー人力、Ａｏ 、ＡＩ・
・・加数人カビッ） 、Ｂ ６ ＋ Ｂ Ｈ・・・被
加数人力ビット、Ｓ・・・和出力、Ｃ０・・・キャリー
出力、５ＯＩＳ１・・・和出力ピット。
Claims (2)
- （１） 電源電位端と（Ｎ’＋ １ ）個（但しＮ’
＝〔Ｉ！ｏｇ２２・（２Ｎ−１）〕ここで〔〕はＱａｕ
ｓｓ記号）のノードとの間で所定の回路を形成するよう
に接続され、それぞれのｆ−）にＮビットの加数人力Ａ
、Ｎビットの被加数人カＢ、１ビットのキャリー人力Ｃ
ｉの各ビットおよびそれらの反転ビットのうちの所定の
１ビツトが導かれる第１の導電型の複数のＭＯＳ ）ラ
ンジスタと、上記（Ｎ’＋１）個のノードと接地端との
間に設けられ上記第１の導電型のＭＯＳ ）ランジスタ
群と同様な回路を形成すると共に前記回路と同様な関係
で前記各ビットが導かれる前記第１の導電型とは逆導電
型の第２の導電型の複数のＭＯＳ ）ランジスタと、前
記（Ｎ’＋１ ）個のノードにそれぞれ対応して入力端
が接続された（ Ｎ’＋ １ ）個のインバータとを具
備し、前記（Ｎ’＋ １ ）個のノードのうちＮ７個の
ノードには前記入力Ａ、Ｂ。 Ｃｉの和出力の反転レベルが得られ、残シの１個のノー
ドにはキャリー出力の反転レベルが得られるようにして
なることを特徴とする全加算回路。 - （２）前記Ｎは１であυ、電源電位端には正の電源電位
ｖｃｏが与えられ、第１の導電型のＭＯＳトランジスタ
はＰチャンネルエンハンスメント型であり、第２の導電
型のＭＯＳ ）ランジスタはＮチャンネルエンハンスメ
ント型であり、入力Ａ 、 Ｂ 、 Ｃｉのうち°゛ハ
イ論理レベルの数が奇数のときに和出力用インバータの
入力端と接地端との間が導通すると共に上記入力端とｖ
ｃｏ電位端との間が非導通になり、入力Ａ ＋ Ｂ ＋
Ｃ４のうち“ハイ”論理レベルの数が２個以上のとき
にキャリー出力用インバータの入力端と接地端との間が
導通すると共に上記入力端とｖｃｃ電位端との間が非導
通になる′ように前記Ｐチャンネルトラフ２１４群およ
びＮチャンネルトランジスタ群の回路が形成されてなる
ことを特徴とする前記特許請求の範囲第１項記載の全加
算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085243A JPS59211138A (ja) | 1983-05-16 | 1983-05-16 | 全加算回路 |
| US06/609,114 US4651296A (en) | 1983-05-16 | 1984-05-11 | High speed CMOS FET full-adder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085243A JPS59211138A (ja) | 1983-05-16 | 1983-05-16 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211138A true JPS59211138A (ja) | 1984-11-29 |
Family
ID=13853119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085243A Pending JPS59211138A (ja) | 1983-05-16 | 1983-05-16 | 全加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651296A (ja) |
| JP (1) | JPS59211138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3524797A1 (de) * | 1985-07-11 | 1987-01-22 | Siemens Ag | Anordnung zur bitparallelen addition von binaerzahlen |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| EP0238678B1 (de) * | 1986-03-22 | 1990-09-19 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| JPH01228023A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 全加算器 |
| US4899305A (en) * | 1988-06-15 | 1990-02-06 | National Semiconductor Corp. | Manchester carry adder circuit |
| KR920007504B1 (ko) * | 1989-02-02 | 1992-09-04 | 정호선 | 신경회로망을 이용한 이진 가산기 |
| US4982357A (en) * | 1989-04-28 | 1991-01-01 | International Business Machines Corporation | Plural dummy select chain logic synthesis network |
| FR2734675B1 (fr) * | 1995-05-24 | 1997-08-14 | Sgs Thomson Microelectronics | Circuit logique combinatoire |
| US5633820A (en) * | 1995-06-05 | 1997-05-27 | International Business Machines Corporation | Self-resetting CMOS parallel adder with a bubble pipelined architecture, tri-rail merging logic, and enhanced testability |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4417314A (en) * | 1981-07-14 | 1983-11-22 | Rockwell International Corporation | Parallel operating mode arithmetic logic unit apparatus |
| US4471454A (en) * | 1981-10-27 | 1984-09-11 | Ibm Corporation | Fast, efficient, small adder |
| US4541067A (en) * | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
-
1983
- 1983-05-16 JP JP58085243A patent/JPS59211138A/ja active Pending
-
1984
- 1984-05-11 US US06/609,114 patent/US4651296A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
Also Published As
| Publication number | Publication date |
|---|---|
| US4651296A (en) | 1987-03-17 |
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