JPS59214252A - Ｃ−ｍｏｓ集積回路 - Google Patents
Ｃ−ｍｏｓ集積回路Info
- Publication number
- JPS59214252A JPS59214252A JP58088637A JP8863783A JPS59214252A JP S59214252 A JPS59214252 A JP S59214252A JP 58088637 A JP58088637 A JP 58088637A JP 8863783 A JP8863783 A JP 8863783A JP S59214252 A JPS59214252 A JP S59214252A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- power supply
- type
- frame
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
け）韮業上の利用分野
本発明はＣ−ＭＯ８集積回路（以下集積回路をＩＣと略
す）に関する。
す）に関する。
（ロ）従来板１ギす
現在Ｌ！−ＭＯＳ 工Ｃの入力端子、即ち外部回路と直
結さ几る電極パッドには、静成気乞原因とするサージや
電源ラインからの誘導に依るサージから内部回路の破壊
？防ぐために、電極バンドと内部回路との間に抵抗体馨
接続してサージの浸入を阻止すると同時に抵抗体と半導
体基板とで作らｎるダイオードに依ってサージパルス乞
吸収する方法が採用さｎている。
結さ几る電極パッドには、静成気乞原因とするサージや
電源ラインからの誘導に依るサージから内部回路の破壊
？防ぐために、電極バンドと内部回路との間に抵抗体馨
接続してサージの浸入を阻止すると同時に抵抗体と半導
体基板とで作らｎるダイオードに依ってサージパルス乞
吸収する方法が採用さｎている。
例えばＰ型の抵抗体乞Ｎ型の基板に形成した場合はこの
ＰＭ接合に依ってｉｔ電極バンド侵入した電源電圧以上
のサージは全て吸収さ几てしまりように構成されている
。
ＰＭ接合に依ってｉｔ電極バンド侵入した電源電圧以上
のサージは全て吸収さ几てしまりように構成されている
。
特ＶｃＣ−ＭＯ８構造の場合は・サージに対して破壊し
易いゲートｖ保穫する為に第１図に示すような対策が為
さルている。即ち入力パッドｉｌｌとＣ−ＭＯＢトラン
ジスリス２１Ｆ３１のゲート（４）との間に直列［２個
の抵抗体＋５１１６１ ’２接続すると共にと几等各抵
抗体＋５１＋６１から夫々電源の両端（Ｖｄｄ）、（Ｖ
ｓ８）に対してダイオードｆ７０８１ ＝ｇ接続してい
る。このような保護手段を施す躯に依って一部のＣ−Ｍ
ＯＳ Ｉ Ｃテｔｊ：サージパルスに対１−る破壊レベ
ルがバイポーラＩＣのそ几と同等、或いはそ几以上とな
っているものもある。
易いゲートｖ保穫する為に第１図に示すような対策が為
さルている。即ち入力パッドｉｌｌとＣ−ＭＯＢトラン
ジスリス２１Ｆ３１のゲート（４）との間に直列［２個
の抵抗体＋５１１６１ ’２接続すると共にと几等各抵
抗体＋５１＋６１から夫々電源の両端（Ｖｄｄ）、（Ｖ
ｓ８）に対してダイオードｆ７０８１ ＝ｇ接続してい
る。このような保護手段を施す躯に依って一部のＣ−Ｍ
ＯＳ Ｉ Ｃテｔｊ：サージパルスに対１−る破壊レベ
ルがバイポーラＩＣのそ几と同等、或いはそ几以上とな
っているものもある。
然し乍ら斯る構成？採用してもまだまだサージに対する
ＩＣの破壊強度が問題で、Ｉｃ内ｓｔ保護する為に設け
た前述のＰ型紙抗体のＮ型基板とのＰＮ接合が電圧値の
低いサージノ（ルスで破壊さルる場合がしばしば発生し
た。
ＩＣの破壊強度が問題で、Ｉｃ内ｓｔ保護する為に設け
た前述のＰ型紙抗体のＮ型基板とのＰＮ接合が電圧値の
低いサージノ（ルスで破壊さルる場合がしばしば発生し
た。
ま罠Ｃ−ＭＯ８ＩＣはその構造上、第２図（Ａ）に示す
ようなＰＮＰＮ接合乞有しており、その為にサイリスタ
動作音するラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源両端子間（Ｖｄｄ−ＶθＳ）に
過電流が流ｎて素子が破壊すると云うものである。即ち
Ｎ型の基板ｕ１乞ヘースとし、Ｐ型ＭＯＢトランリスタ
ＵのＰ型のソースｕ馨エミッタとし、Ｐ型つェルｔ１３
１’２コレクタとするＰＮＰ型のラテラルトランジスタ
Ｕ助五形成さｎ、またＮ型基板［１（１’２コレクタと
し、Ｐ型つェルｕ３１’ベースとし、該Ｐ型つエルリ内
に形成さｆ′Ｌ７’ＣＮ型ＭＯＳトランジスタ霞のソリ
ス（ｔｅａ−エミッタとするＮＩ’Ｎ型のバーチカルト
ランジスタ（１７Ｉとが形成さｎ、こル等のトランジス
タ圓住η力Ｘ第２図ＣＢ）の等価回路に示す如く接続さ
ｎた状態となる。尚Ｕは（Ｖａａ）とラテラルトランジ
スタ（１４）のベースとの間に位置するベース抵抗で、
Ｎ型基板旺の存ｆ：に依って構成さｎており、１九（１
１はバーチカルトランジスタ（１７１のベースと（Ｖθ
８）との間に存在するベース抵抗で、Ｐ型ウェル［３１
に依って形成さ几ている。
ようなＰＮＰＮ接合乞有しており、その為にサイリスタ
動作音するラッチアップ現象を起す場合がある。このラ
ッチアップ現象は、電源両端子間（Ｖｄｄ−ＶθＳ）に
過電流が流ｎて素子が破壊すると云うものである。即ち
Ｎ型の基板ｕ１乞ヘースとし、Ｐ型ＭＯＢトランリスタ
ＵのＰ型のソースｕ馨エミッタとし、Ｐ型つェルｔ１３
１’２コレクタとするＰＮＰ型のラテラルトランジスタ
Ｕ助五形成さｎ、またＮ型基板［１（１’２コレクタと
し、Ｐ型つェルｕ３１’ベースとし、該Ｐ型つエルリ内
に形成さｆ′Ｌ７’ＣＮ型ＭＯＳトランジスタ霞のソリ
ス（ｔｅａ−エミッタとするＮＩ’Ｎ型のバーチカルト
ランジスタ（１７Ｉとが形成さｎ、こル等のトランジス
タ圓住η力Ｘ第２図ＣＢ）の等価回路に示す如く接続さ
ｎた状態となる。尚Ｕは（Ｖａａ）とラテラルトランジ
スタ（１４）のベースとの間に位置するベース抵抗で、
Ｎ型基板旺の存ｆ：に依って構成さｎており、１九（１
１はバーチカルトランジスタ（１７１のベースと（Ｖθ
８）との間に存在するベース抵抗で、Ｐ型ウェル［３１
に依って形成さ几ている。
この第２図（Ｓ）で示す回路に於て両トランジスタｔ１
４）（１７１の１１ｆｅの積が１以上であると、何ｎか
のトランジスタ［電流が流ルる争に依り、各々のコＶク
タ電流がベース電流を供給し合う串ｔＣなり、回路内に
存在する抵抗分に依って制限が起るまで、又は破壊する
まで電流？流し続けるφになる。と几はＰＮηＮ構造の
サイリスタ動作と考える事が出来る。この内部回路の等
価サイリスタ乞導通させる要因は、種々考えらｎるが、
何ｆの場合も基板ｕ［ｌ、或いはＰ型つェルｔ１３１内
に電流が流ｎ％第２図に示す各直列抵抗（１８Ｈ［依る
電圧降下がトランジスタｕ４１＋１７１のｖｂｅに等し
くなる点を限界としてこの限界を越えた場合にラッチア
ップが生じる。
４）（１７１の１１ｆｅの積が１以上であると、何ｎか
のトランジスタ［電流が流ルる争に依り、各々のコＶク
タ電流がベース電流を供給し合う串ｔＣなり、回路内に
存在する抵抗分に依って制限が起るまで、又は破壊する
まで電流？流し続けるφになる。と几はＰＮηＮ構造の
サイリスタ動作と考える事が出来る。この内部回路の等
価サイリスタ乞導通させる要因は、種々考えらｎるが、
何ｆの場合も基板ｕ［ｌ、或いはＰ型つェルｔ１３１内
に電流が流ｎ％第２図に示す各直列抵抗（１８Ｈ［依る
電圧降下がトランジスタｕ４１＋１７１のｖｂｅに等し
くなる点を限界としてこの限界を越えた場合にラッチア
ップが生じる。
ビラ 発明の目的
本発明は斯様な問題点に鑑みて為さ几たものであって、
Ｃ−ＭＯＢ工Ｃに於けるラッチアツゾ皺叱の防止及びサ
ージ破壊の防止ン目的としている。
Ｃ−ＭＯＢ工Ｃに於けるラッチアツゾ皺叱の防止及びサ
ージ破壊の防止ン目的としている。
に）・発明の構成
本発明はＣ−ＭＯ８ＩＣが形成さｆＬ＊半導体基板と、
該基板ビ支持するフレームとの間に絶縁膜ン弁在せしめ
て容量音形成し、その容量ＹＣ−ＭＯＳ Ｉ Ｃｔ源の
両端に介挿したものである。
該基板ビ支持するフレームとの間に絶縁膜ン弁在せしめ
て容量音形成し、その容量ＹＣ−ＭＯＳ Ｉ Ｃｔ源の
両端に介挿したものである。
（ホ）実施例
第６図に本発明の一実施例が示さ几ている。１■は第２
図で示しｆｃＮ型のシＩＪコン半導体基板、四はこの基
板ｔｌｏｌＹ支持する金属性のフレーム、（財）は基板
１１０１の底面に熱酸化法或いはＣＶＤ法等に依って形
成さ几１こ５ｉ０２等の絶縁膜、（イ）はこの基板住眩
フレーム（４）に固着する為の金や銀ろう等の接着剤で
フレーム＠と絶縁膜（ハ）との間に存在している。そし
て基板１１（ｌに斯るＣ−ＭＯ８工Ｃの電源の一万ｖｄ
ｄが印加さル、フレーム（４）に電源の他方’ｑａＳが
印加さ几ている。
図で示しｆｃＮ型のシＩＪコン半導体基板、四はこの基
板ｔｌｏｌＹ支持する金属性のフレーム、（財）は基板
１１０１の底面に熱酸化法或いはＣＶＤ法等に依って形
成さ几１こ５ｉ０２等の絶縁膜、（イ）はこの基板住眩
フレーム（４）に固着する為の金や銀ろう等の接着剤で
フレーム＠と絶縁膜（ハ）との間に存在している。そし
て基板１１（ｌに斯るＣ−ＭＯ８工Ｃの電源の一万ｖｄ
ｄが印加さル、フレーム（４）に電源の他方’ｑａＳが
印加さ几ている。
断る構成を採る事に依って、第４図に示す如く、電源の
両端（Ｖａｄ−Ｖｓｓ）間にフレーム（４）と基板１０
１との間で絶縁膜Ｑηを介して形成さ庇る容量磐が介挿
さルたことになり、電源ラインからＩＣに侵入して来る
高周波のサージはこの容量（ホ）に依ってバイパスさル
、電源電圧の急変も防止さルる墜となる。
両端（Ｖａｄ−Ｖｓｓ）間にフレーム（４）と基板１０
１との間で絶縁膜Ｑηを介して形成さ庇る容量磐が介挿
さルたことになり、電源ラインからＩＣに侵入して来る
高周波のサージはこの容量（ホ）に依ってバイパスさル
、電源電圧の急変も防止さルる墜となる。
具体的数値χ挙げると、絶縁膜Ｑ］）が酸化シＩＪコン
膜でその厚みが２μｍであり、半導体基板（ＩＱｉ）１
５×６＃１であつ友とすると、容１に翰は約５０口ＰＦ
となり、十分サージ乞吸収する働き乞為し得る。
膜でその厚みが２μｍであり、半導体基板（ＩＱｉ）１
５×６＃１であつ友とすると、容１に翰は約５０口ＰＦ
となり、十分サージ乞吸収する働き乞為し得る。
第５１は本発明の他の実施例を示しており、フレーム四
の表面に印刷等に依って絶縁膜＠乞設け、ろう材等の接
着剤四で基板化をこの絶縁膜Ｑ心上に固着している。
の表面に印刷等に依って絶縁膜＠乞設け、ろう材等の接
着剤四で基板化をこの絶縁膜Ｑ心上に固着している。
（１発明の効果
本発明は以上の説明から明らかな如く、半導木基板と該
基板乞支持するフレームとの間で容ｊＬを形成し、その
容ｔをＩＣの電源ラインに介挿しているので、特殊な工
程乞付加する事な（Ｃ−ＭＯ・ ６工Ｃの欠点であっ
たラッチアップ現象を防止する事が出来、Ｃ−ＭＯ８Ｉ
Ｏの信頼性を高め得る。
基板乞支持するフレームとの間で容ｊＬを形成し、その
容ｔをＩＣの電源ラインに介挿しているので、特殊な工
程乞付加する事な（Ｃ−ＭＯ・ ６工Ｃの欠点であっ
たラッチアップ現象を防止する事が出来、Ｃ−ＭＯ８Ｉ
Ｏの信頼性を高め得る。
第１図は従来のサージ対策を施したｃ−ＭｏｅＩＣの内
部回路図、第２図（Ａ）（Ｂ）はその具体的な内部構成
を示す断面回路図、並びにその等価回路図、第６図は本
発明ＩＣの断面図、第４図はその要部の回路図、第５図
は本発明の他の実施例の断面図であって、（１０１は半
導体基板、（財）はフレーム、（財）は絶縁膜、（イ）
は接着剤、曽は容量、乞夫々示している。 ｓｓ 第２図 ＳＳ 第５図 ｌｎｎ
部回路図、第２図（Ａ）（Ｂ）はその具体的な内部構成
を示す断面回路図、並びにその等価回路図、第６図は本
発明ＩＣの断面図、第４図はその要部の回路図、第５図
は本発明の他の実施例の断面図であって、（１０１は半
導体基板、（財）はフレーム、（財）は絶縁膜、（イ）
は接着剤、曽は容量、乞夫々示している。 ｓｓ 第２図 ＳＳ 第５図 ｌｎｎ
Claims (1)
- １）Ｎ型半導体基板にＰ型ＭＯＳトランリスタ？形成す
ると共に該Ｎ型基板にＰ型つェル乞設け、ＭＰ型ワウエ
ル内Ｎ型ＭＯＥｌトランリスタ乞形成して成るＣ−ＭＯ
８集積回路に於いて、上記半導体基板乞支持する導電性
フレームにその基板を固着するに際して、該基板とフレ
ームとの間に絶縁８ｗ介在せしめて基板とフレームとの
間に容量乞形成し、該容量乞Ｃ−ＭＯ８集積回路電源に
介挿して成るＣ−ＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088637A JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | Ｃ−ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088637A JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | Ｃ−ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214252A true JPS59214252A (ja) | 1984-12-04 |
Family
ID=13948326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088637A Pending JPS59214252A (ja) | 1983-05-19 | 1983-05-19 | Ｃ−ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392679A (en) * | 1977-01-26 | 1978-08-14 | Hitachi Ltd | Semiconductor device |
| JPS53102683A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Semiconductor device |
-
1983
- 1983-05-19 JP JP58088637A patent/JPS59214252A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392679A (en) * | 1977-01-26 | 1978-08-14 | Hitachi Ltd | Semiconductor device |
| JPS53102683A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
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