JPS59220837A - ヒステリシス付きデジタルコンパレ−タ−回路 - Google Patents
ヒステリシス付きデジタルコンパレ−タ−回路Info
- Publication number
- JPS59220837A JPS59220837A JP9404883A JP9404883A JPS59220837A JP S59220837 A JPS59220837 A JP S59220837A JP 9404883 A JP9404883 A JP 9404883A JP 9404883 A JP9404883 A JP 9404883A JP S59220837 A JPS59220837 A JP S59220837A
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- JP
- Japan
- Prior art keywords
- hysteresis
- signals
- output
- digit
- digital
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この）＃３明はデジタルコンノミレータ−回路の改良に
関するものである。
関するものである。
デジタルコンパレーター回１−６は基準デジタル値また
は設定デジタル直と動作に伴なう火際のデジタル値と比
較し、その比較結果に基いて例えば動作制御を行なう必
要のある神々の分野の装置に応用されている。ところで
従来のデジタルコンノ々し一ター回路では二つのＢＯＤ
侶号を比較するときヒステリシスがないため侶号蝕がＡ
／ Ｄコンノ々−ターの出力等のちらつきの多い信号
であると比較出力に不都合なちらつきが生じる。このた
めこのような比較出力を用いて装置の動作制御（例えば
真空装置の神々の弁の動作制御）を行なうと、実除には
不必要である操作や過度の操作が結果として行なわれる
ことになシ、故障や誤動作の原因となっている。
は設定デジタル直と動作に伴なう火際のデジタル値と比
較し、その比較結果に基いて例えば動作制御を行なう必
要のある神々の分野の装置に応用されている。ところで
従来のデジタルコンノ々し一ター回路では二つのＢＯＤ
侶号を比較するときヒステリシスがないため侶号蝕がＡ
／ Ｄコンノ々−ターの出力等のちらつきの多い信号
であると比較出力に不都合なちらつきが生じる。このた
めこのような比較出力を用いて装置の動作制御（例えば
真空装置の神々の弁の動作制御）を行なうと、実除には
不必要である操作や過度の操作が結果として行なわれる
ことになシ、故障や誤動作の原因となっている。
そこで、この発明の目的は、この神のデジタルコンパレ
ーター回路において比較すべき基準信号または設定信号
にある一定の幅をもたせ上述のような信号のちらつきの
影響を除去していわゆるヒステリシス付きの比較出力を
得るようにすることにあシ、このためこの発ＥＩＩＪに
よるヒステリシス付デジタルコンノξレータ−回路は、
各々それぞれの桁の二つのＢＯＤ信号を比較する複数個
のデジタルコンノぞレーターヲＪ＠ 次カスケー） 接
続Ｌ ｓ カスケード接続したデジタルコンノミレータ
−の出力側にセットリセットフリツゾ７０ツブを接続し
たことを特徴としている。
ーター回路において比較すべき基準信号または設定信号
にある一定の幅をもたせ上述のような信号のちらつきの
影響を除去していわゆるヒステリシス付きの比較出力を
得るようにすることにあシ、このためこの発ＥＩＩＪに
よるヒステリシス付デジタルコンノξレータ−回路は、
各々それぞれの桁の二つのＢＯＤ信号を比較する複数個
のデジタルコンノぞレーターヲＪ＠ 次カスケー） 接
続Ｌ ｓ カスケード接続したデジタルコンノミレータ
−の出力側にセットリセットフリツゾ７０ツブを接続し
たことを特徴としている。
以下この発明を添附図面に基いてさらに説明する。
図示装置〜では１桁の信号を比較するように構成されて
おり、ｎ個のデジタルコンパレーターｌが第１図に示す
ように桁順に順次カスケード接続されている。図面には
ｌの桁、ｌ０ｎ−２の桁および７０ｎ−１の桁の三つの
コンノミレータ−のみを示す。
おり、ｎ個のデジタルコンパレーターｌが第１図に示す
ように桁順に順次カスケード接続されている。図面には
ｌの桁、ｌ０ｎ−２の桁および７０ｎ−１の桁の三つの
コンノミレータ−のみを示す。
各コンノミレータ−ｌにおいて符号ｌΔ、／Ｂｔｊニー
すれぞれそれと組合さった桁のＢＯＤ信号の入力端子群
を表わし、それぞれ四つの入力端子Ａｏ、ＡＩ。
すれぞれそれと組合さった桁のＢＯＤ信号の入力端子群
を表わし、それぞれ四つの入力端子Ａｏ、ＡＩ。
Ａ２ 、 Ａ３およびＢｏｙＢｌ １Ｂ２ ＋Ｂ３から
成っている。
成っている。
また符号λ、３．グはコンパレーターの最終段における
出力端子を表わす。最終段のコンノミレータ−ｌの出力
端子コ、りはセットリセットフリップフロップｊの入力
に接続され、このセットリセットフリップフロップｊは
コンパレーターの比較出力にヒステリシスを導入するよ
うに作用する。
出力端子を表わす。最終段のコンノミレータ−ｌの出力
端子コ、りはセットリセットフリップフロップｊの入力
に接続され、このセットリセットフリップフロップｊは
コンパレーターの比較出力にヒステリシスを導入するよ
うに作用する。
第２図にはコンノぐレータ−７の入力端子群／ｆ３に信
号Ｂとしてよを入力し、入力端子群／Ａへの入力信号Ａ
を値を変化させたときの動作を示す。
号Ｂとしてよを入力し、入力端子群／Ａへの入力信号Ａ
を値を変化させたときの動作を示す。
この図かられかるようにＢ−ｊに対してＡが６以上にな
ってはじめて比較出力Ａ＞Ｂ信号が得られ、また逆にＡ
が弘以下になるとＡ（Ｂ信号が出力される。従って信号
１３＝ｊに対して±ｌのヒステリシス幅が設けられるこ
とになる。またコンパレーターｌの入力端子群／Ａ、／
Ｂにおける最下位桁の入力端子Ａｏ、 Ｂｏを共に接続
端子Ｖｓｓに接続することによシ、ヒステリシス幅を２
倍にすることができ、従ってヒステリシス幅を任意選定
することができる。
ってはじめて比較出力Ａ＞Ｂ信号が得られ、また逆にＡ
が弘以下になるとＡ（Ｂ信号が出力される。従って信号
１３＝ｊに対して±ｌのヒステリシス幅が設けられるこ
とになる。またコンパレーターｌの入力端子群／Ａ、／
Ｂにおける最下位桁の入力端子Ａｏ、 Ｂｏを共に接続
端子Ｖｓｓに接続することによシ、ヒステリシス幅を２
倍にすることができ、従ってヒステリシス幅を任意選定
することができる。
このように、この発明によるデジタルコンノミレータ−
回路においてはデジタルコンパレーターｌで入力信号Ａ
、Ｂの値の大小を比較し、出方端子−２（Ａ＞Ｂ）、３
（Ａ＝Ｂ）、４’（Ａ＜８）に高レベルの信号を出し、
これをセットリセットフリップフロップｊに入力するこ
とにょシヒステリシス付きの比較出力を得るように構成
しているので、ちらつきをもつＢ ＯＤ （ｑ号から安
定した比較出力を得ることができる。
回路においてはデジタルコンパレーターｌで入力信号Ａ
、Ｂの値の大小を比較し、出方端子−２（Ａ＞Ｂ）、３
（Ａ＝Ｂ）、４’（Ａ＜８）に高レベルの信号を出し、
これをセットリセットフリップフロップｊに入力するこ
とにょシヒステリシス付きの比較出力を得るように構成
しているので、ちらつきをもつＢ ＯＤ （ｑ号から安
定した比較出力を得ることができる。
第１図はこの発明によるデジタルコンパレーター回路の
ブロック線図、第２図は動作説明図である。 図中、ｌ：コンパレーター、ｊ二セットリセットフリッ
プフロップ。
ブロック線図、第２図は動作説明図である。 図中、ｌ：コンパレーター、ｊ二セットリセットフリッ
プフロップ。
Claims (1)
- 各々それぞれの桁の二つのＢＯＤ信号を比較する複数個
のデジタルコンパレーターを１）ｒ（次カスケード接続
し、カスケード接続したデジタルコンノミレータ−の出
力側にセットリセットフリツゾフロツゾを接続してヒス
テリシス付きの比較出力をイｑるように構成したことを
特徴とするヒステリシス付ｆ Ｉタルコンノぐレータ−
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9404883A JPS59220837A (ja) | 1983-05-30 | 1983-05-30 | ヒステリシス付きデジタルコンパレ−タ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9404883A JPS59220837A (ja) | 1983-05-30 | 1983-05-30 | ヒステリシス付きデジタルコンパレ−タ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220837A true JPS59220837A (ja) | 1984-12-12 |
Family
ID=14099669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9404883A Pending JPS59220837A (ja) | 1983-05-30 | 1983-05-30 | ヒステリシス付きデジタルコンパレ−タ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220837A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514239B1 (ja) * | 1969-10-11 | 1976-02-09 | ||
| JPS5439963U (ja) * | 1977-08-24 | 1979-03-16 | ||
| JPS5520514A (en) * | 1978-07-28 | 1980-02-14 | Toshiba Corp | Electronic thermostat |
-
1983
- 1983-05-30 JP JP9404883A patent/JPS59220837A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514239B1 (ja) * | 1969-10-11 | 1976-02-09 | ||
| JPS5439963U (ja) * | 1977-08-24 | 1979-03-16 | ||
| JPS5520514A (en) * | 1978-07-28 | 1980-02-14 | Toshiba Corp | Electronic thermostat |
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