JPS59222986A - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
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- JPS59222986A JPS59222986A JP58098260A JP9826083A JPS59222986A JP S59222986 A JPS59222986 A JP S59222986A JP 58098260 A JP58098260 A JP 58098260A JP 9826083 A JP9826083 A JP 9826083A JP S59222986 A JPS59222986 A JP S59222986A
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
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- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
- H01S5/06203—Transistor-type lasers
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- Optics & Photonics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体レーザー（以下ＬＤと略す）等の発光素
子及びその駆動素子の一体化集積構造に関するものであ
ろう 従来例の構成とその問題点 ＬＤは光通信など情報の高密度伝送が可能であることか
ら最近その開発が活発に行なわれている。
子及びその駆動素子の一体化集積構造に関するものであ
ろう 従来例の構成とその問題点 ＬＤは光通信など情報の高密度伝送が可能であることか
ら最近その開発が活発に行なわれている。
光通信においてＬＩ）は、電気信号を光信号に変換する
素子である。特に最近は、電気信号処理回路とＬＤとを
一体化する集積回路（以下ＩＣと略す）の開発が注目を
浴びている。
素子である。特に最近は、電気信号処理回路とＬＤとを
一体化する集積回路（以下ＩＣと略す）の開発が注目を
浴びている。
従来の一体化ＩＣの構造は、接合型ＦＩＴとＩ、Ｄとを
ＩＣ化したものが発表されている。この構造を第１図に
示す。第１図にて、１は半絶縁性の髄ム基板、２はｎ型
の諷胎層、３はｎ型のＡｐａＡｓ層、４はｎ型の眞肋層
、５はｐ型のＡ設山層、６は絶縁被膜、７は導電性金属
、８はソース電極、９はゲート電極、１０はドレイン電
極、１１はゲート拡散層、１２はｐ型高濃度層を示す。
ＩＣ化したものが発表されている。この構造を第１図に
示す。第１図にて、１は半絶縁性の髄ム基板、２はｎ型
の諷胎層、３はｎ型のＡｐａＡｓ層、４はｎ型の眞肋層
、５はｐ型のＡ設山層、６は絶縁被膜、７は導電性金属
、８はソース電極、９はゲート電極、１０はドレイン電
極、１１はゲート拡散層、１２はｐ型高濃度層を示す。
第２図に、第１図に示した素子断面構造の等価回路を示
す。第１図と同じ番号の箇所は、同じ名称を示す。この
構造はプレーナ型ではな（ＦｇＴ部分はｎ型ＧａＡｓ層
２−１で選択的にエツチングするか、もしくはＬＤ部分
を選択的にエピタキシャル成長さぜる。そ７′１．ゆえ
に段差を生じ配線電極等の形成工程が難かしい。更に、
複数個のトランジスタや抵抗等の電気素子を電気的に分
離してＩＣ化するには而ｔかしい構造である。
す。第１図と同じ番号の箇所は、同じ名称を示す。この
構造はプレーナ型ではな（ＦｇＴ部分はｎ型ＧａＡｓ層
２−１で選択的にエツチングするか、もしくはＬＤ部分
を選択的にエピタキシャル成長さぜる。そ７′１．ゆえ
に段差を生じ配線電極等の形成工程が難かしい。更に、
複数個のトランジスタや抵抗等の電気素子を電気的に分
離してＩＣ化するには而ｔかしい構造である。
発明の目的
本発明は、以上述べたような従来の問題点に鑑みて、複
数の電気素子とＬＤとをそれぞれ電気的に分離してプレ
ーナ構造でＩＣ化する化合物半導体素子の製造方法を提
供するものである。
数の電気素子とＬＤとをそれぞれ電気的に分離してプレ
ーナ構造でＩＣ化する化合物半導体素子の製造方法を提
供するものである。
発明の構成
本発明は、化合物半導体基板上に選択的に形成したＬＤ
、４に埋込み構造のＬＤに関して埋込みエピタキシャル
層を電気素子のＩＣ化に用い、埋込みエピタキシャル層
を選択的に基板までエツチングして四部に絶縁膜を介し
て多結晶半導体層を埋込み表面平坦化し、埋込みエピタ
キシャル層に分離拡散を行なうことによって複数の電気
素子とＬＤとを電気的に分離して、更にプレーナ構造を
提供するものである。
、４に埋込み構造のＬＤに関して埋込みエピタキシャル
層を電気素子のＩＣ化に用い、埋込みエピタキシャル層
を選択的に基板までエツチングして四部に絶縁膜を介し
て多結晶半導体層を埋込み表面平坦化し、埋込みエピタ
キシャル層に分離拡散を行なうことによって複数の電気
素子とＬＤとを電気的に分離して、更にプレーナ構造を
提供するものである。
実施例の説明
まず、第３図（Ｆ）に本発明による実施例のプレーナ構
造の化合物半導体素子の断面構造を示す。第３図（Ｆ）
においで、３ｏ１はｎ型ＩｎＰ基板を示ず。
造の化合物半導体素子の断面構造を示す。第３図（Ｆ）
においで、３ｏ１はｎ型ＩｎＰ基板を示ず。
３０２はＩｎＧａＡｓＰの４元層で活性層と呼ばれ光の
とじ込めが行なわれる。なお図面には記入していないが
前記した活性層の上と下に光導波路層を形成すること、
及びそこに回折格子を形成しておくことは十分に可能で
あるっ３０３はＰ型ＩｎＰ層でＰクラッド層と呼ばれる
。３０４はＰ ｍＩｎＧａＡｓＰ層でキャップ層と呼ば
れる。３０６は埋込みエピタキシャル層であってＰ型の
ＩｎＰ層を示す。３０７は埋込みエピタキシャル層であ
りｎ型ＩｎＰ層を示す。
とじ込めが行なわれる。なお図面には記入していないが
前記した活性層の上と下に光導波路層を形成すること、
及びそこに回折格子を形成しておくことは十分に可能で
あるっ３０３はＰ型ＩｎＰ層でＰクラッド層と呼ばれる
。３０４はＰ ｍＩｎＧａＡｓＰ層でキャップ層と呼ば
れる。３０６は埋込みエピタキシャル層であってＰ型の
ＩｎＰ層を示す。３０７は埋込みエピタキシャル層であ
りｎ型ＩｎＰ層を示す。
３０８は絶縁分離用の絶縁膜を示す。３０９は絶縁分離
のために埋込んだ多結晶ンリコ／層を示す。
のために埋込んだ多結晶ンリコ／層を示す。
３１０ｉｉ電極配線形成のだめの絶縁膜を示す。
３１１は前記した埋込みｎ型ＩｎＰ Ｊ苦３０７を電気
的に分離するだめのＰ型拡散層を示す。３１２は分離し
たｎ型ＩｎＰ層の島の中に形成したＰ型拡散層でトラン
ジスタのベース領域を示す。３１３は前記ベース領域中
にｎ型拡散しだエミッタ領域を示す。３１４ばＬＤ部の
アノード電極を示す。
的に分離するだめのＰ型拡散層を示す。３１２は分離し
たｎ型ＩｎＰ層の島の中に形成したＰ型拡散層でトラン
ジスタのベース領域を示す。３１３は前記ベース領域中
にｎ型拡散しだエミッタ領域を示す。３１４ばＬＤ部の
アノード電極を示す。
３１６は前記した島ｏｎ型ＩｎＰ層３０７及びＬＤのカ
ソード３０１の電気的分離を行なうだめに最低電位を印
加する分離電極を示す。３１６はコレクタ電極、３１７
はエミッタ電極、３１８はベース電極、３１９はＬＤの
カソード電極を示す。
ソード３０１の電気的分離を行なうだめに最低電位を印
加する分離電極を示す。３１６はコレクタ電極、３１７
はエミッタ電極、３１８はベース電極、３１９はＬＤの
カソード電極を示す。
以下に本発明による実施例の製造方法を、第３図に従っ
て順番に説明する、。
て順番に説明する、。
第３図（Ａ）に示すように、ｎ型ＩｎＰ基板３０１上に
活性層と呼ばれるＩｎＧａＡａＰの４元層３０２．Ｐク
ラッド層と呼ばれるＰ型ＩｎＰ層３０３．キャップ層と
呼ばれるＰ型ｒｎｃｙａＡｓＰ層３０４を順次エピタキ
シャル成長させる。なお、前述したが活性層３０２の下
にｎクラッド層としてのｎ型ＩｎＰ層あるいは活性層の
上もしくは下に光導波路層としての４元層をエピタキシ
ャル成長することが可能ばかりでなく前記４元層に回折
格子を形成して光の反射。
活性層と呼ばれるＩｎＧａＡａＰの４元層３０２．Ｐク
ラッド層と呼ばれるＰ型ＩｎＰ層３０３．キャップ層と
呼ばれるＰ型ｒｎｃｙａＡｓＰ層３０４を順次エピタキ
シャル成長させる。なお、前述したが活性層３０２の下
にｎクラッド層としてのｎ型ＩｎＰ層あるいは活性層の
上もしくは下に光導波路層としての４元層をエピタキシ
ャル成長することが可能ばかりでなく前記４元層に回折
格子を形成して光の反射。
屈折を行なわせることも可能である。
前記エピタキシャル成長終了後、絶縁膜３０５たとえば
５ｉ０２あるいはＳｉ３Ｎ４等を堆積して感光性レンス
トを塗布してツメトリノブラフイーによってパターンを
出し、絶縁膜３０６を選択的にエツチングする。
５ｉ０２あるいはＳｉ３Ｎ４等を堆積して感光性レンス
トを塗布してツメトリノブラフイーによってパターンを
出し、絶縁膜３０６を選択的にエツチングする。
第３図（Ｂ）に示すように、絶縁膜３０５をマスクとし
て前記キャップ層３０４．Ｐクラッド層３０３゜活性層
３０２を選択的にエツチングする。エツチングとしては
ＯＦ４あるいはＣＣ，１１１，ガス系によるドライエツ
チングもしくは、次に示すウェットエツチングを用いる
。ウェットエツチングの場合、ブロム系、塩酸系、硫酸
系、硝酸系等のエツチング液を用いる。第３図（Ｂ）に
示すようにｎ型１ｎＰ基板３０１上に選択的に凸部を設
けてこれをＬＤ部分とする。次に、前記した凸部（ＬＤ
部）を埋込むように埋込みエピタキシャル成長する。埋
込みエピタキシャル層は、最初［Ｐ型ＩｎＰ層、次にｎ
型ＩｎＰ層としている。液相エピタキシャル法を用いた
場合、絶縁Ｊ漢３０５の上部にはエピタキシャル成長し
ない。
て前記キャップ層３０４．Ｐクラッド層３０３゜活性層
３０２を選択的にエツチングする。エツチングとしては
ＯＦ４あるいはＣＣ，１１１，ガス系によるドライエツ
チングもしくは、次に示すウェットエツチングを用いる
。ウェットエツチングの場合、ブロム系、塩酸系、硫酸
系、硝酸系等のエツチング液を用いる。第３図（Ｂ）に
示すようにｎ型１ｎＰ基板３０１上に選択的に凸部を設
けてこれをＬＤ部分とする。次に、前記した凸部（ＬＤ
部）を埋込むように埋込みエピタキシャル成長する。埋
込みエピタキシャル層は、最初［Ｐ型ＩｎＰ層、次にｎ
型ＩｎＰ層としている。液相エピタキシャル法を用いた
場合、絶縁Ｊ漢３０５の上部にはエピタキシャル成長し
ない。
次に第３図（Ｃ）に示すように、前記した埋込みエピタ
キシャル層３０６及び３０７を選択的に基板３ｏ１捷で
エツチングして四部を形成する。エツチング方法は、前
記したドライあるいはウェットの両エツチングが使える
。凹部を選択的に形成した後、凹部の側面及び底面を含
む表面全体に絶縁膜３０Ｂを堆積する。前記した絶縁膜
３０８の段差での被覆性を良くするには、減圧のＣＶＤ
法を用いれば良い。絶縁膜３０８はＳｉＯ、、あるいは
、Ｓｉ３Ｎ４ 等で良い。なおＩｎＰとの熱膨張係数が
ほぼ等しいＳｉ３Ｎ４ の方がやや好ましい。
キシャル層３０６及び３０７を選択的に基板３ｏ１捷で
エツチングして四部を形成する。エツチング方法は、前
記したドライあるいはウェットの両エツチングが使える
。凹部を選択的に形成した後、凹部の側面及び底面を含
む表面全体に絶縁膜３０Ｂを堆積する。前記した絶縁膜
３０８の段差での被覆性を良くするには、減圧のＣＶＤ
法を用いれば良い。絶縁膜３０８はＳｉＯ、、あるいは
、Ｓｉ３Ｎ４ 等で良い。なおＩｎＰとの熱膨張係数が
ほぼ等しいＳｉ３Ｎ４ の方がやや好ましい。
第３図中）に示すように、選択的に形成した凹部に多結
晶シリコン層３０９を埋込む。多結晶シリコンの堆積に
は、工ｎＰの熱分解温度よりも低い温度で基板を加熱し
てＣＶＤ１去で堆積すれば良い。
晶シリコン層３０９を埋込む。多結晶シリコンの堆積に
は、工ｎＰの熱分解温度よりも低い温度で基板を加熱し
てＣＶＤ１去で堆積すれば良い。
凹部以外に堆積した多結晶シリコン層は、感光性レジス
ト等を介して０２及びａｙ２ｃ４等のガス系によってド
ライエッチすることによって除去でき、表面平坦化がで
きる。このとき、表面に形成している絶縁膜３０Ｂのエ
ツチングを前記多結晶シリコン層のエツチングの終点検
出として使える。あるいは、リン酸、硝酸系のエツチン
グ液でウェット・エツチングしても可能である。
ト等を介して０２及びａｙ２ｃ４等のガス系によってド
ライエッチすることによって除去でき、表面平坦化がで
きる。このとき、表面に形成している絶縁膜３０Ｂのエ
ツチングを前記多結晶シリコン層のエツチングの終点検
出として使える。あるいは、リン酸、硝酸系のエツチン
グ液でウェット・エツチングしても可能である。
第３図（Ｅ）に示すように、拡散マスクとしての絶縁膜
３１０を表面に堆積する。しかる後に、選択的に絶縁膜
３１０を開孔してＺｎ、 Ｃｄ等をＰ型ＩｎＰ層３ｏ６
ｔ−で拡散する。このようにして、前記した埋込みエピ
タキシャル層であるｎ型１ｎＰ層３０７を選択的に島状
に分離する。島状に分離したｎ型ＩｎＰ層３０７は、前
記したＰ散拡散層を含むＰ型ＩｎＰ層３０６を最低電位
に保ち逆バイアス電圧を加えることで電気的にも分離で
きる。しかも、ｎ型ＩｎＰ基板３０１とも電気的に分離
できるので、島状のｎ型ＩｎＰ層３０７はＬＤ部から電
気的に分離できる。電気的に分離できる島状のｎ型Ｉｎ
Ｐ層３０７はそこにトランジスタや抵抗、容量などを従
来のシリコンＩＣ等の製作技術を応用することで形成で
きる。
３１０を表面に堆積する。しかる後に、選択的に絶縁膜
３１０を開孔してＺｎ、 Ｃｄ等をＰ型ＩｎＰ層３ｏ６
ｔ−で拡散する。このようにして、前記した埋込みエピ
タキシャル層であるｎ型１ｎＰ層３０７を選択的に島状
に分離する。島状に分離したｎ型ＩｎＰ層３０７は、前
記したＰ散拡散層を含むＰ型ＩｎＰ層３０６を最低電位
に保ち逆バイアス電圧を加えることで電気的にも分離で
きる。しかも、ｎ型ＩｎＰ基板３０１とも電気的に分離
できるので、島状のｎ型ＩｎＰ層３０７はＬＤ部から電
気的に分離できる。電気的に分離できる島状のｎ型Ｉｎ
Ｐ層３０７はそこにトランジスタや抵抗、容量などを従
来のシリコンＩＣ等の製作技術を応用することで形成で
きる。
第３図＜ｙ＞は、バイポーラ・トランジスタを集積化し
た場合の素子断面構造を示す。Ｐ型拡散用マスクに用い
た絶縁膜３１０とは別に絶縁膜３２０を形成し、選択的
に開孔してベース拡散３１２を行なう。この場合のベー
ス層はＰ型であるがらＺｎ。
た場合の素子断面構造を示す。Ｐ型拡散用マスクに用い
た絶縁膜３１０とは別に絶縁膜３２０を形成し、選択的
に開孔してベース拡散３１２を行なう。この場合のベー
ス層はＰ型であるがらＺｎ。
あるいはＣｄ、Ｂｅ、Ｍｇ等の不純物を用いる。あるい
は、熱拡散を用いずイオン注入をしても良いつ次に、エ
ミッタ拡散３１３を行なう。この場合のエミツタ層はｎ
型であるからＳ、Ｓｅ、Ｔｅ等の不純物を用いて熱拡散
あるいはイオン注入によって形成する。この実施例では
、抵抗体を形成していないがベース拡散層を用いて作る
ことができる。電極配線形成用に絶縁膜３２０を形成し
て選択的に開孔して電極配線３１４． ３１５． ３１
６，３１７゜３１８を形成する。電極としてはＡｕ／Ｇ
ｅ、 Ａｕ／Ｚｎ。
は、熱拡散を用いずイオン注入をしても良いつ次に、エ
ミッタ拡散３１３を行なう。この場合のエミツタ層はｎ
型であるからＳ、Ｓｅ、Ｔｅ等の不純物を用いて熱拡散
あるいはイオン注入によって形成する。この実施例では
、抵抗体を形成していないがベース拡散層を用いて作る
ことができる。電極配線形成用に絶縁膜３２０を形成し
て選択的に開孔して電極配線３１４． ３１５． ３１
６，３１７゜３１８を形成する。電極としてはＡｕ／Ｇ
ｅ、 Ａｕ／Ｚｎ。
Ｔｉ／Ａｕ、 Ａｕ／Ｂｅ、 Ａｕ／Ｓｎ など用いて
蒸着を行ない、フォトリングラフィ技術によって配線形
状を作る。次にｎ型ＩｎＰ基板３０１に同様の電極拐を
用いて電極３１９を形成する。
蒸着を行ない、フォトリングラフィ技術によって配線形
状を作る。次にｎ型ＩｎＰ基板３０１に同様の電極拐を
用いて電極３１９を形成する。
以上、本発明による実施例の製造方法について述べた。
次に、第３図（Ｆ）に示す本発明による実施例の電圧印
加について述べる。前述したように分離拡散３１１を含
むＰ型ＩｎＰ層３０６は他のどの半導体層よシも最低電
位に保つ。第４図は、第３図便）に示す本発明の実施例
による集積化素子の断面構造の等価回路を示す。前述し
たように電極３１６を最低電位にすれば、ＰＮ接合は逆
バイアスされ、トランジスタとＬＤとは分離されるので
ある。
加について述べる。前述したように分離拡散３１１を含
むＰ型ＩｎＰ層３０６は他のどの半導体層よシも最低電
位に保つ。第４図は、第３図便）に示す本発明の実施例
による集積化素子の断面構造の等価回路を示す。前述し
たように電極３１６を最低電位にすれば、ＰＮ接合は逆
バイアスされ、トランジスタとＬＤとは分離されるので
ある。
なお、実施例としては・くイポーラ・トランジスタを用
い７ｃがＪ−ＦＥＴ、ＭＯＳ、ＦＥＴ であっても良い
。１だ、分離した島状部分に受ｙｔ、素子を形成するこ
ともできる。また、エミッタ・ベース接合はホモ接合で
あるが、これをペテロ接合として注入効率を向上するこ
ともできる。実施例では、ＩｎＰ系ＺＩｒＩＧａＡｓＰ
系であったがこれを連系／Ａ％ａＡｓ系としても良いし
他の化合物混晶系であってもよいことはいうまでもない
。
い７ｃがＪ−ＦＥＴ、ＭＯＳ、ＦＥＴ であっても良い
。１だ、分離した島状部分に受ｙｔ、素子を形成するこ
ともできる。また、エミッタ・ベース接合はホモ接合で
あるが、これをペテロ接合として注入効率を向上するこ
ともできる。実施例では、ＩｎＰ系ＺＩｒＩＧａＡｓＰ
系であったがこれを連系／Ａ％ａＡｓ系としても良いし
他の化合物混晶系であってもよいことはいうまでもない
。
発明の効果
（１）ＬＤおよびその制御、駆動系としてのトランジス
タ、受光素子としてのＰｉＮ、−ムＰＤ素子等を電気的
に完全に分離できる。分離できることは、各々が独立に
設計できる自由度が増えることであり、従来実施してい
た一体化構造にない全く新しい構造で集積度を飛躍的に
向上させるものである。
タ、受光素子としてのＰｉＮ、−ムＰＤ素子等を電気的
に完全に分離できる。分離できることは、各々が独立に
設計できる自由度が増えることであり、従来実施してい
た一体化構造にない全く新しい構造で集積度を飛躍的に
向上させるものである。
（２） 光導波路及び回折格子との組合せで分布帰還
型あるいは分布反射型のＩ、Ｄを構成すれば、ファブリ
・ベロー型のように共振器長に依存したチップサイズに
ならないので、本発明による製造方法を用いれば、電気
系素子の集積度が飛躍的に向上する。
型あるいは分布反射型のＩ、Ｄを構成すれば、ファブリ
・ベロー型のように共振器長に依存したチップサイズに
ならないので、本発明による製造方法を用いれば、電気
系素子の集積度が飛躍的に向上する。
（３）プレーナー構造としている点で、従来実施してい
た一体化構造のように段差部における電極配線の切断な
ど生じない。また、ＬＤ部分と電気素子部分との分離の
だめの特殊なエツチングが不用など製造工程が容易であ
る。
た一体化構造のように段差部における電極配線の切断な
ど生じない。また、ＬＤ部分と電気素子部分との分離の
だめの特殊なエツチングが不用など製造工程が容易であ
る。
（４）誘電体によるＬＤとの分離は、接合容量を低減で
きるのでＬＤの高速変調を容易にする。
きるのでＬＤの高速変調を容易にする。
（５） 島状に分離された化合物半導体層を電気素子
に用いることができるので、高速電気素子の形成が容易
である。
に用いることができるので、高速電気素子の形成が容易
である。
（６）化合物半導体の特長としての発光、高移動度の電
子を利用した高速電気素子の組合せを、プレーナー技術
で高密度に集積てきる従来にない特長から、電気−光、
光−電気系の光集積回路を実現することができる。
子を利用した高速電気素子の組合せを、プレーナー技術
で高密度に集積てきる従来にない特長から、電気−光、
光−電気系の光集積回路を実現することができる。
第１図は従来のＬＤ一体化ＩＣ構造の断面図、第２図は
第１図に示すＩＣ構造の等価回路図、第３図（Ａ）〜（
力は本発明による実施例のＬＤ一体化ＩＣ構造の製造工
程図、第４図は第３図（わに示すＩＣ構造の等価回路図
である。 ３０１・・・・・・化合物半導体基板、３０２，３０３
ｊ３０４．３０６，３０７・・・・・・化合物半導体層
、３０５．３０８，３１０，３２０・・・・・・絶縁膜
、３０９・・・・・・多結晶半導体層、３１１・・・・
・・分離拡散層、３１２・・・・・・ベース拡散層、３
１３・・・・・・エミッタ拡散層、３１４．３１６．
３１６．３１７）３１８．３１９・・・・・・抵抗性電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｔ 第２図
第１図に示すＩＣ構造の等価回路図、第３図（Ａ）〜（
力は本発明による実施例のＬＤ一体化ＩＣ構造の製造工
程図、第４図は第３図（わに示すＩＣ構造の等価回路図
である。 ３０１・・・・・・化合物半導体基板、３０２，３０３
ｊ３０４．３０６，３０７・・・・・・化合物半導体層
、３０５．３０８，３１０，３２０・・・・・・絶縁膜
、３０９・・・・・・多結晶半導体層、３１１・・・・
・・分離拡散層、３１２・・・・・・ベース拡散層、３
１３・・・・・・エミッタ拡散層、３１４．３１６．
３１６．３１７）３１８．３１９・・・・・・抵抗性電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ｔ 第２図
Claims (1)
- 【特許請求の範囲】 （１）化合物半導体基板上にダブル・ペテロ構造を形成
する複数のエピタキシャル成長を行なう工程と、前記エ
ピタキシャル層上に選択的に絶縁被膜を残置させ前記複
数のエピタキシャル層を選択的にエツチングして発光素
子部を形成する工程と、前記エツチングによって形成し
た凸部の側面を埋込む複数のエピタキシャル成長を行な
う工程と、前記埋込みエピタキシャル層を選択的に前記
基板までエツチングする工程と、前記エツチングによっ
て形成しだ凹部の側面及び底面を含む全面に絶縁膜を堆
積する工程と、前記凹部に多結晶半導体層を埋込み表面
平坦化する工程と、前記多結晶半導体層によって囲まれ
た前記埋込みエピタキシャル層内に分離拡散を行う工程
と、前記分離拡散によって囲まれた埋込みエピタキシャ
ル層内に電気素子を形成する工程とを備えだ化合物半導
体素子の製造方法。 し）多結晶半導体層を多結晶シリコン層とすることを特
徴とする特許請求の範囲第１項に記載の化合物半導体素
子の製造方法９ （３）分離拡散を行う工程が、埋込みエピタキシャル層
を選択的にエツチングする工程と、前記工程によって形
成した凹部を含む表面に絶縁膜を形成する工程と、前記
凹部に多結晶半導体層を埋込む工程を有することを特徴
とする特許請求の範囲第１項に記載の化合物半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098260A JPS59222986A (ja) | 1983-06-01 | 1983-06-01 | 化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098260A JPS59222986A (ja) | 1983-06-01 | 1983-06-01 | 化合物半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59222986A true JPS59222986A (ja) | 1984-12-14 |
Family
ID=14214975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098260A Pending JPS59222986A (ja) | 1983-06-01 | 1983-06-01 | 化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59222986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290776A (ja) * | 1985-06-14 | 1986-12-20 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体デバイス |
-
1983
- 1983-06-01 JP JP58098260A patent/JPS59222986A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290776A (ja) * | 1985-06-14 | 1986-12-20 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体デバイス |
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