JPS5922320B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5922320B2 JPS5922320B2 JP51108957A JP10895776A JPS5922320B2 JP S5922320 B2 JPS5922320 B2 JP S5922320B2 JP 51108957 A JP51108957 A JP 51108957A JP 10895776 A JP10895776 A JP 10895776A JP S5922320 B2 JPS5922320 B2 JP S5922320B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- defective
- chips
- sector
- incomplete
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置に関するもので、特にチップ内の所
定のセクタ内に不良部分を含むチップ群から構成され、
これを完全チップに切換えて正常動作を行わせる記憶装
置に関するものである。
定のセクタ内に不良部分を含むチップ群から構成され、
これを完全チップに切換えて正常動作を行わせる記憶装
置に関するものである。
近年におけるＩＣ技術の進歩は目ざましいものがあわ、
計算機用メイン・メモリはコア・メモリからＩＣメモリ
ヘ移行し、最近ではさらに高密度化が期待されるーウェ
ハ・メモリが検討され、また１６Ｋｂｉｔ、６４Ｋｂｉ
ｔ／ｃｈｉｐ（７）ＩＣメモリも実現されつつある。１
６Ｋｂｉｔ、６４Ｋｂｉｔ／ｃｈｉｐ（ＤＩＣメモリを
実現する場合、最も重要な問題は歩留りの向上を如何に
して達成するかということである。
計算機用メイン・メモリはコア・メモリからＩＣメモリ
ヘ移行し、最近ではさらに高密度化が期待されるーウェ
ハ・メモリが検討され、また１６Ｋｂｉｔ、６４Ｋｂｉ
ｔ／ｃｈｉｐ（７）ＩＣメモリも実現されつつある。１
６Ｋｂｉｔ、６４Ｋｂｉｔ／ｃｈｉｐ（ＤＩＣメモリを
実現する場合、最も重要な問題は歩留りの向上を如何に
して達成するかということである。
プロセス技術的、回路技術的な努力によりとの問題を解
決するのは当然であるが、思想の転換を行い、積極的に
不良チップを使用するようにして、結果的に歩留ク向上
を計るということも一つの手段である。何故なら、１６
Ｋｂｉｔ、６４Ｋｂｉｔ／ｃｈｉｐと集積度が向上する
に伴つて、単に一部に不良が存在するだけのチップを不
良品として廃棄してしまうのは、いかにも不経済だから
である。ただ、従来の思想では、チップは１００％良品
であることを条件にしてシステムを構成していたので、
新たに、不良の存在を許容するようなシステム構成を考
えなければならない。
決するのは当然であるが、思想の転換を行い、積極的に
不良チップを使用するようにして、結果的に歩留ク向上
を計るということも一つの手段である。何故なら、１６
Ｋｂｉｔ、６４Ｋｂｉｔ／ｃｈｉｐと集積度が向上する
に伴つて、単に一部に不良が存在するだけのチップを不
良品として廃棄してしまうのは、いかにも不経済だから
である。ただ、従来の思想では、チップは１００％良品
であることを条件にしてシステムを構成していたので、
新たに、不良の存在を許容するようなシステム構成を考
えなければならない。
これについては、すでに種々の提案がなされており、例
えばＥＣＣ（誤わ訂正符号）の採用が挙げられる。
えばＥＣＣ（誤わ訂正符号）の採用が挙げられる。
ただし、この場合、通常のＳＥＣ−ＤＥＤコードでは能
力不足で実用にならず、２ビット、３ビット・エラーの
訂正能力が要求される。この多ビット・エラー訂正コー
ドをハード・ウェアで実現するのは、一般には多くの困
難があり、したがつて、ＥＣＣの採用という手段にはあ
まわメリットはない。別の方法として、ユニット上での
切換え方式がある。
力不足で実用にならず、２ビット、３ビット・エラーの
訂正能力が要求される。この多ビット・エラー訂正コー
ドをハード・ウェアで実現するのは、一般には多くの困
難があり、したがつて、ＥＣＣの採用という手段にはあ
まわメリットはない。別の方法として、ユニット上での
切換え方式がある。
具体的には種々の方式が提案されており、例えば特開昭
４７−７０６０号および特開昭４８−１６５３６号公報
に記載のものは、第１図に示すように、チップ２をいく
つかのセクタに分割し、どこのセクタに不良部分が含ま
れているかにより、あらかじめ不良チップを分類してお
き、次にこれらをユニット・プリント板１上の所定の位
置に分類にしたがつて配置し、外部より不良部分を含む
セクタがアクセスされた場合に、これを完全チツプ３に
切換えて、ユニツトとして正常に動作するようにしたも
のである。メモリは複数のユニツト・プリント板１から
なり、例えば各プリント板１は３次元メモリにおける１
ワードの１個のビツト位置を有する。このように、用意
するユニツト・プリント板１を一種類にして、これにす
べての種類の不良チツブを実装してユニツトを構成する
方法と、ユニツト・プリント板１を数種類用意しておき
、特定のチツプのみをそれぞれのプリント板に実装して
ユニツトを構成する方法の２つが考えられる。この２つ
を比較した場合、ユニツトよりチツプの量産性の方が高
いこと、ユニツト製造現場での混乱、部品手配上の混乱
等の理由により１前者の方が有利であると思われる。し
かし、例えば、第１図に示すようにチツプ２を４個のセ
クタに分割し、不良部分の含まれるセクタによつて（１
）〜（４）に分類した場合、チツプ製造時に第２図のＦ
に示すように、特定のセクタに不良の発生が集中してし
まうと、（第２図ではチツプ２に集中）、特定の種類の
チツプだけが大量に供給されることになり、ユニツトの
構成が不能になるという欠点がある。
４７−７０６０号および特開昭４８−１６５３６号公報
に記載のものは、第１図に示すように、チップ２をいく
つかのセクタに分割し、どこのセクタに不良部分が含ま
れているかにより、あらかじめ不良チップを分類してお
き、次にこれらをユニット・プリント板１上の所定の位
置に分類にしたがつて配置し、外部より不良部分を含む
セクタがアクセスされた場合に、これを完全チツプ３に
切換えて、ユニツトとして正常に動作するようにしたも
のである。メモリは複数のユニツト・プリント板１から
なり、例えば各プリント板１は３次元メモリにおける１
ワードの１個のビツト位置を有する。このように、用意
するユニツト・プリント板１を一種類にして、これにす
べての種類の不良チツブを実装してユニツトを構成する
方法と、ユニツト・プリント板１を数種類用意しておき
、特定のチツプのみをそれぞれのプリント板に実装して
ユニツトを構成する方法の２つが考えられる。この２つ
を比較した場合、ユニツトよりチツプの量産性の方が高
いこと、ユニツト製造現場での混乱、部品手配上の混乱
等の理由により１前者の方が有利であると思われる。し
かし、例えば、第１図に示すようにチツプ２を４個のセ
クタに分割し、不良部分の含まれるセクタによつて（１
）〜（４）に分類した場合、チツプ製造時に第２図のＦ
に示すように、特定のセクタに不良の発生が集中してし
まうと、（第２図ではチツプ２に集中）、特定の種類の
チツプだけが大量に供給されることになり、ユニツトの
構成が不能になるという欠点がある。
本発明は、このような欠点を除去するため、いかなる場
合でも各セクタに関して均一に不良チツプを供給するこ
とを目的とするもので、チツプ上にアドレス変換回路を
設け、該アドレス変換回路に所定のデータをセツトし、
特定のセクタに集中した不良部分を等価的に他のセクタ
に分散させることを特徴としている。
合でも各セクタに関して均一に不良チツプを供給するこ
とを目的とするもので、チツプ上にアドレス変換回路を
設け、該アドレス変換回路に所定のデータをセツトし、
特定のセクタに集中した不良部分を等価的に他のセクタ
に分散させることを特徴としている。
以下、図面により１本発明の実施例を説明する。
第３図はそのプロツク構成図、第４図は４種類のチツプ
におけるアドレス変換の説明図である。第３図において
は、チツプ２を４個のセクタに分割し、不良チツプを４
種類に分類して使用する こ場合を示している。４個の
セクタに分割した場合は、外部アドレスの上位２ビツト
でチツプ内の各セクタをアドレスすることができる。
におけるアドレス変換の説明図である。第３図において
は、チツプ２を４個のセクタに分割し、不良チツプを４
種類に分類して使用する こ場合を示している。４個の
セクタに分割した場合は、外部アドレスの上位２ビツト
でチツプ内の各セクタをアドレスすることができる。
外部アドレス入力端子とチツプ２の間にアドレス変換回
路４を設け、外部アドレスの上位２ビツトＡｎ，Ａｎｌ
を内部アドレスの上位２ビツトＡｎ′，Ａｎ′１に変換
する。アドレス変換回路４としては、例えばエツクス●
クルーシブ●オア回路（ＥＯＲ）２個から構成される。
アドレス変換回路４にデータを）セツトするには、チツ
プ２をバツケージングする際、ボンデイングＢＮＤによ
り行うことができる。
路４を設け、外部アドレスの上位２ビツトＡｎ，Ａｎｌ
を内部アドレスの上位２ビツトＡｎ′，Ａｎ′１に変換
する。アドレス変換回路４としては、例えばエツクス●
クルーシブ●オア回路（ＥＯＲ）２個から構成される。
アドレス変換回路４にデータを）セツトするには、チツ
プ２をバツケージングする際、ボンデイングＢＮＤによ
り行うことができる。
いま、一例として、上位アドレス２ビツトが１０のセク
タに不良の発生が集中した場合を考える。各セクタに関
して均一に不良チツブ２を与えるためには、不良チツプ
２を４種類に分け、そのうちの３種類において、チツプ
上のアドレス変換回路４に対し所定のデータをセツトし
て、内部アドレスを変換させることにより、不良部分を
他の３つのセクタに分散させる。
タに不良の発生が集中した場合を考える。各セクタに関
して均一に不良チツブ２を与えるためには、不良チツプ
２を４種類に分け、そのうちの３種類において、チツプ
上のアドレス変換回路４に対し所定のデータをセツトし
て、内部アドレスを変換させることにより、不良部分を
他の３つのセクタに分散させる。
残ｂの１種類の不良チツプにおいては、アドレス変換回
路４にデータをセツトすることなく、内部アドレスを外
部アドレスと同一にしておく。すなわち、第４図に示す
ように、外部アドレス１０のセクタに不良部分が集中し
た多数のチツプをＡ，Ｂ，Ｃ，Ｄの４種類に分割し、各
種類ごとのアドレス変換回路４にそれぞれ０１，１０，
１１，００のデータをセツトする。
路４にデータをセツトすることなく、内部アドレスを外
部アドレスと同一にしておく。すなわち、第４図に示す
ように、外部アドレス１０のセクタに不良部分が集中し
た多数のチツプをＡ，Ｂ，Ｃ，Ｄの４種類に分割し、各
種類ごとのアドレス変換回路４にそれぞれ０１，１０，
１１，００のデータをセツトする。
なお、Ｄの種類のチツプに対しては、特にデータをセツ
トしなくても、元の状態のままでよい。このようにすれ
ば、Ａ，Ｂ，Ｃの３種類のチツブに対しては内部アドレ
スが変換され、不良部分はそれぞれ外部アドレス（１１
），（００），（０１）のセクタに分散される。勿論、
Ｄのチツプは元のままであるから、外部アドレス（１０
）が不良セクタである。このように、本発明は、第２図
のＧに示すように不良部分が分散された４種類のチツプ
を均等に供給することができる。なお、本発明は、１個
のチツプを４以外のセクタに分割した場合にも、勿論適
用可能である。
トしなくても、元の状態のままでよい。このようにすれ
ば、Ａ，Ｂ，Ｃの３種類のチツブに対しては内部アドレ
スが変換され、不良部分はそれぞれ外部アドレス（１１
），（００），（０１）のセクタに分散される。勿論、
Ｄのチツプは元のままであるから、外部アドレス（１０
）が不良セクタである。このように、本発明は、第２図
のＧに示すように不良部分が分散された４種類のチツプ
を均等に供給することができる。なお、本発明は、１個
のチツプを４以外のセクタに分割した場合にも、勿論適
用可能である。
本発明によれば、特定のセクタに不良発生が集中した場
合にも、各セクタに関して均一に不良チツプを供給する
ことができるから、通常は廃棄される不良メモリ素子を
全部利用することができ、歩留りは著しく向上する。ま
た、１枚のユニツト●プリント板上に各種類の不良チツ
プを搭載するので、製造過程の単一化が可能であり１現
場での混乱や部品手配上の煩雑さは全くなくなる。
合にも、各セクタに関して均一に不良チツプを供給する
ことができるから、通常は廃棄される不良メモリ素子を
全部利用することができ、歩留りは著しく向上する。ま
た、１枚のユニツト●プリント板上に各種類の不良チツ
プを搭載するので、製造過程の単一化が可能であり１現
場での混乱や部品手配上の煩雑さは全くなくなる。
第１図は従来の記憶装置におけるチツプの配置図、第２
図はチツブ製造時における不良発生の分布図、第３図は
本発明の一実施例を示す記憶装置のチツプ上の接続図、
第４図は第３図における４種類のチツプのアドレス変換
図である。 １・・・・・・ユニツト・プリント板、２・・・・・・
不良チツブ、３・・・・・・完全チツプ、４・・・・・
・アドレス変換回路、ＢＮＤ・・・・・・ポンデイング
箇所、ＥＯＲ・・・・・エックス・クルーシブ・オア回
路、Ａｎ、Ａｎ−１・・・・外部アドレス、Ａｎ′，Ａ
ｎ′−１・・・・・・内部アドレス。
図はチツブ製造時における不良発生の分布図、第３図は
本発明の一実施例を示す記憶装置のチツプ上の接続図、
第４図は第３図における４種類のチツプのアドレス変換
図である。 １・・・・・・ユニツト・プリント板、２・・・・・・
不良チツブ、３・・・・・・完全チツプ、４・・・・・
・アドレス変換回路、ＢＮＤ・・・・・・ポンデイング
箇所、ＥＯＲ・・・・・エックス・クルーシブ・オア回
路、Ａｎ、Ａｎ−１・・・・外部アドレス、Ａｎ′，Ａ
ｎ′−１・・・・・・内部アドレス。
Claims (1)
- １ 少くとも１個の完全チップと、チップ内の所定のセ
クタ内に不良部分を含む複数個の不完全チップで構成さ
れ、該不完全チップ群をセクタに関してメモリ・ユニッ
ト上の所定の位置に配置し、外部より不良部分を含むセ
クタがアクセスされた場合、上記完全チップに切換える
ことにより正常に動作させる記憶装置において、製造時
に不完全チップ上の特定のセクタに不良の発生が集中し
た場合、該不完全チップ上にアドレス変換回路を設け、
該アドレス変換回路に所定のデータをセットすることに
より不良の集中した特定セクタを該不完全チップ内にて
他のセクタにアドレス変換し、不良部分を等価的に分散
せしめられた不完全チップを含んで構成したことを特徴
とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51108957A JPS5922320B2 (ja) | 1976-09-10 | 1976-09-10 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51108957A JPS5922320B2 (ja) | 1976-09-10 | 1976-09-10 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5334431A JPS5334431A (en) | 1978-03-31 |
| JPS5922320B2 true JPS5922320B2 (ja) | 1984-05-25 |
Family
ID=14497933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51108957A Expired JPS5922320B2 (ja) | 1976-09-10 | 1976-09-10 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922320B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4461001A (en) * | 1982-03-29 | 1984-07-17 | International Business Machines Corporation | Deterministic permutation algorithm |
| JPS58183703U (ja) * | 1982-05-31 | 1983-12-07 | 松下電工株式会社 | 点滅灯 |
-
1976
- 1976-09-10 JP JP51108957A patent/JPS5922320B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5334431A (en) | 1978-03-31 |
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