JPS5922443A - 半導体入力バツフア装置 - Google Patents
半導体入力バツフア装置Info
- Publication number
- JPS5922443A JPS5922443A JP57131788A JP13178882A JPS5922443A JP S5922443 A JPS5922443 A JP S5922443A JP 57131788 A JP57131788 A JP 57131788A JP 13178882 A JP13178882 A JP 13178882A JP S5922443 A JPS5922443 A JP S5922443A
- Authority
- JP
- Japan
- Prior art keywords
- inverter circuit
- input
- buffer device
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電気信号を供給され、該信号を整形してこれを
他の電子回路へ供給するいわゆるンリヅドステート入カ
パッファ装置（便宜上、半導体人力バッファ装置と称す
）に係シ、特に０ＭＯ８技術による複数のインバータ回
路を備える半導偉人カバッンア装置に関するものである
。
他の電子回路へ供給するいわゆるンリヅドステート入カ
パッファ装置（便宜上、半導体人力バッファ装置と称す
）に係シ、特に０ＭＯ８技術による複数のインバータ回
路を備える半導偉人カバッンア装置に関するものである
。
この種の従来装置として、入力インバータ回路と出力イ
ンバータ回路との間に多数のインバータ回路を直列に接
続するものが知られている。しかしながら、この伽来方
式では必要とされるインバータ回路の個数は実験的また
は経験的に決定される。すなわち許容し得る遅延時間に
おいて所望のパルスが得られるまで随意多数のインバー
タ回路を縦続接続するため多数のインバータ回路の個々
の遅延時間の総和が不当に大きくなったり、使用すべき
回路の総量が過大になるという重大な欠点があった。
ンバータ回路との間に多数のインバータ回路を直列に接
続するものが知られている。しかしながら、この伽来方
式では必要とされるインバータ回路の個数は実験的また
は経験的に決定される。すなわち許容し得る遅延時間に
おいて所望のパルスが得られるまで随意多数のインバー
タ回路を縦続接続するため多数のインバータ回路の個々
の遅延時間の総和が不当に大きくなったり、使用すべき
回路の総量が過大になるという重大な欠点があった。
このため、入力インバータ回路と出力インバータ回路と
の間に入力インバータ回路による１１＃から０”への遷
移時間を効果的に短縮する第１ラッチ回路と１０＃から
”１′への遷移速度を効果的に増大する第２ラッチ回路
を設けることにより上記欠点を解消した回路が考えられ
ている。しかしながら、この回路ではインバータ回路を
少なくとも５つは必要とするため面積の増大を招き、ま
た過渡電流が大き°いため消費電力が高くなるという欠
点があった。更に抵抗やトランジスタで帰還をかける方
式もあるが、上記欠点は避けらｎなかった。
の間に入力インバータ回路による１１＃から０”への遷
移時間を効果的に短縮する第１ラッチ回路と１０＃から
”１′への遷移速度を効果的に増大する第２ラッチ回路
を設けることにより上記欠点を解消した回路が考えられ
ている。しかしながら、この回路ではインバータ回路を
少なくとも５つは必要とするため面積の増大を招き、ま
た過渡電流が大き°いため消費電力が高くなるという欠
点があった。更に抵抗やトランジスタで帰還をかける方
式もあるが、上記欠点は避けらｎなかった。
本発明は上記欠点を除去して、簡単な構成（小面積）で
ノイズに強く、過渡電流が非常に小さい低消費電、力の
半導体人力バッファ装置を提供することを目的とする。
ノイズに強く、過渡電流が非常に小さい低消費電、力の
半導体人力バッファ装置を提供することを目的とする。
この目的は本発明によれば、 ０ＭＯ８技術による複数
のインバータ回路を備える半導体人力バッ７ア装置にお
いて、少なくとも入力インバータ回路’を構成するＰｃ
ｈ ＦＥＴのしきい値電圧の絶対値とＮｃｈ ＦＥＴの
しきい値電圧との和がインバータ回路の電源電圧よ、り
も犬となる関係をもたせることにより、ヒステリシス特
性を有する半導体人力バッファ装置を構成することによ
シ達成される。
のインバータ回路を備える半導体人力バッ７ア装置にお
いて、少なくとも入力インバータ回路’を構成するＰｃ
ｈ ＦＥＴのしきい値電圧の絶対値とＮｃｈ ＦＥＴの
しきい値電圧との和がインバータ回路の電源電圧よ、り
も犬となる関係をもたせることにより、ヒステリシス特
性を有する半導体人力バッファ装置を構成することによ
シ達成される。
第１図は本発明の一実施例を示すブロック図でラシ、入
カインバータ回路１と出力インバータ回路２からなる極
めて簡単な回路である。
カインバータ回路１と出力インバータ回路２からなる極
めて簡単な回路である。
第２図は第１図の具体的構成を示す回路図であり１人力
インバータ回路１および出力インバータ回路２は、それ
ぞれ０ＭＯ８によシ構成されている。
インバータ回路１および出力インバータ回路２は、それ
ぞれ０ＭＯ８によシ構成されている。
源正端子に接続し、そのドレインを出力インバータ回路
２の入力端子へ接続している。ｉ７’ｃＮチャンネル形
ＭＯ８ＦＥ’ｌ’ ４は、そのソースを電源負端子７に
接続し、そのドレインをＭＯＳＦＥＴ ３のト°レイン
およびインバータ回路２の入力端子へ接続している。Ｍ
ＯＳＦＥＴ ３および４のゲートは互に接続さｉｔかつ
入力端子５に導かれている。
２の入力端子へ接続している。ｉ７’ｃＮチャンネル形
ＭＯ８ＦＥ’ｌ’ ４は、そのソースを電源負端子７に
接続し、そのドレインをＭＯＳＦＥＴ ３のト°レイン
およびインバータ回路２の入力端子へ接続している。Ｍ
ＯＳＦＥＴ ３および４のゲートは互に接続さｉｔかつ
入力端子５に導かれている。
一方、出力インバータ回路２を構成するＰチャンネル形
ＭＯ８ＦＥＴ ６およびＮチャンネル形ＭＯ８ＦＥＴ７
も入力インバータ回路１と同様に接続されておυ、 Ｍ
Ｏ３ＦＥ’ｌ’６および７のゲートは互に接続され入力
インバータ回路１の出力端子に接続されている。またＭ
ＯＳＦＥＴ ６のドレインとＭＯＳＦＥＴ ７のドレイ
ンは互に接続され出力端子８に導かれている。
ＭＯ８ＦＥＴ ６およびＮチャンネル形ＭＯ８ＦＥＴ７
も入力インバータ回路１と同様に接続されておυ、 Ｍ
Ｏ３ＦＥ’ｌ’６および７のゲートは互に接続され入力
インバータ回路１の出力端子に接続されている。またＭ
ＯＳＦＥＴ ６のドレインとＭＯＳＦＥＴ ７のドレイ
ンは互に接続され出力端子８に導かれている。
このような構成において、いま半導体の本体とゲート電
極間の仕事関数をφＭＳ、酸化膜の界面電荷をＱｓｓ、
フェルミ電位をφｆ、空乏層中に誘起した電荷をＱｓ＋
と設定すると一般ＫＭＯ３）ランジスタのしきい値電圧
Ｖ丁 は次式で表わされる。
極間の仕事関数をφＭＳ、酸化膜の界面電荷をＱｓｓ、
フェルミ電位をφｆ、空乏層中に誘起した電荷をＱｓ＋
と設定すると一般ＫＭＯ３）ランジスタのしきい値電圧
Ｖ丁 は次式で表わされる。
Ｖ ７＝＝φＭｓ −Ｑ ｓ ｓ ／Ｃｏ＋２ ｄｒ
ｆ−Ｑｅ／Ｃ。
ｆ−Ｑｅ／Ｃ。
この式よりＰチャンネルＦＥ’ｌＩ’のしきい値電圧の
絶対値をＩＶＴＰＩ、ＮチャンネルＦＥＴのしきい値電
圧をＶＴＮ、電源電圧を１Ｖｏｏ ｌ＋ｌＶｓ ｓ ｌ
として５！ＶＴＦＩ＋ＶＴＮ＞ １ＶＤＤＩ＋１Ｖｓ５
１ （１）となるように、ゲート電極や半導
体の不純物濃度を設定することは可能である。
絶対値をＩＶＴＰＩ、ＮチャンネルＦＥＴのしきい値電
圧をＶＴＮ、電源電圧を１Ｖｏｏ ｌ＋ｌＶｓ ｓ ｌ
として５！ＶＴＦＩ＋ＶＴＮ＞ １ＶＤＤＩ＋１Ｖｓ５
１ （１）となるように、ゲート電極や半導
体の不純物濃度を設定することは可能である。
本発明は、少なくとも入力インバータ回路１を構成する
０ＭＯ８ＦＥＴが上記条件（１）を満足することによシ
、ヒステリシス特性をもたせノイズに強く、低消費電力
、小面積の半導体人力Ｉ（ソファ装置を構成することを
特徴とする。
０ＭＯ８ＦＥＴが上記条件（１）を満足することによシ
、ヒステリシス特性をもたせノイズに強く、低消費電力
、小面積の半導体人力Ｉ（ソファ装置を構成することを
特徴とする。
第３図に、第２図で示した回路図に訃ける入力電圧Ｖｌ
と入力インバータ回路１の出力電圧Ｖ！との関係を示す
。まず、入力電圧ｖ１がＯＶから増加する場合は（簡単
のためＶｓｓ ＝ＯＶとする）、■０≦ｖ、≦Ｖｏｏ−
ＩＶｔｐｌでＰチャンネル形ＭＯ８ＦＥＴ ｓが０−Ｎ
、Ｎチャンネル形ＭＯ８ＦＥＴ ４がＯＦＦのためＶｚ
＝Ｖｏｏ、■ＹｏＩ）−１ＶＴＰｌ＜’Ｖｌ＜ＶＴＮで
Ｉｉ’ＥＴ３゜ＦＥＴ４ともにＯＦＦのため、Ｖ！はＦ
ＥＴ３ 、 ＦＥＴ４のゲート容量による電圧に保持さ
れ、 ■、＝＝ ｙ ｏ ｏ。
と入力インバータ回路１の出力電圧Ｖ！との関係を示す
。まず、入力電圧ｖ１がＯＶから増加する場合は（簡単
のためＶｓｓ ＝ＯＶとする）、■０≦ｖ、≦Ｖｏｏ−
ＩＶｔｐｌでＰチャンネル形ＭＯ８ＦＥＴ ｓが０−Ｎ
、Ｎチャンネル形ＭＯ８ＦＥＴ ４がＯＦＦのためＶｚ
＝Ｖｏｏ、■ＹｏＩ）−１ＶＴＰｌ＜’Ｖｌ＜ＶＴＮで
Ｉｉ’ＥＴ３゜ＦＥＴ４ともにＯＦＦのため、Ｖ！はＦ
ＥＴ３ 、 ＦＥＴ４のゲート容量による電圧に保持さ
れ、 ■、＝＝ ｙ ｏ ｏ。
■ＶＴＮ≦Ｖ、≦■ｏｏ−Ｔ：ＦＥＴ３が０ＦＩｉ’、
ＦＥＴ４がＯＮのためＶ、＝ＯＶ。一方、■、がＶｏ
ｏから減少する場合は、 ＦＥＴ３ 、４は上記と逆の
ＯＮ、ＯＦＦ’動作を行ない、■！は同図にて破線で示
すような変化を示す。したがって、上記条件（１）を満
たす入力インバータ回路は同図からヒステリシス特性を
有することが理解される。またＣＭＯＳ回路によれば、
Ｎ形のＦＥＴ３およびＰ形のＦＥＴ４が直列につ、なが
れている７’Ｃめ、定常で動作している時はＦＥＴ３ま
たはＦＥＴ ４のどちらかが遮断状態となり、一般の０
ＭＯ８ＦＥＴを使った時に見られる過渡的な大電流は流
れず、消ｌｋ％力が少なくてすむ。
ＦＥＴ４がＯＮのためＶ、＝ＯＶ。一方、■、がＶｏ
ｏから減少する場合は、 ＦＥＴ３ 、４は上記と逆の
ＯＮ、ＯＦＦ’動作を行ない、■！は同図にて破線で示
すような変化を示す。したがって、上記条件（１）を満
たす入力インバータ回路は同図からヒステリシス特性を
有することが理解される。またＣＭＯＳ回路によれば、
Ｎ形のＦＥＴ３およびＰ形のＦＥＴ４が直列につ、なが
れている７’Ｃめ、定常で動作している時はＦＥＴ３ま
たはＦＥＴ ４のどちらかが遮断状態となり、一般の０
ＭＯ８ＦＥＴを使った時に見られる過渡的な大電流は流
れず、消ｌｋ％力が少なくてすむ。
第４図は、入力電圧Ｖ１と出力電圧■ｓとの関係を示す
ものであシ、同図から本発明がヒステリシス特性を有す
る半導体入力バッファ装置としての機能を有することが
理解されよう。なおこの場合。
ものであシ、同図から本発明がヒステリシス特性を有す
る半導体入力バッファ装置としての機能を有することが
理解されよう。なおこの場合。
出力インバータ回路２は上記条件（１）とは−無関係に
、単なる反転回路として動作するものとしているが。
、単なる反転回路として動作するものとしているが。
これは伺ら本発明を限定すべきものではない。
このように本発明によれば、回路ｆ：ＣＭＯ８ＦＥＴで
構成することも相俟つて、ノイズに強く、低消費電力、
小面積の半導体人力バッファ装置を得ることが可能とな
る。
構成することも相俟つて、ノイズに強く、低消費電力、
小面積の半導体人力バッファ装置を得ることが可能とな
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の構成を説明する回路図、第３図乃至第４図は本
発明の詳細な説明するグラフである。 １・・・入力インバータ回路、２・・・出力インバータ
回路、３．６・・・Ｐチャンネル形ＭＯ８ＦＥＴ、
４゜７・・・Ｎチャンネル形ＭＯ８ＦＥＴ。 栄１ 閃 ＶＤＤ ＶＤ Ｄ いＳ ＶＳ３
第１図の構成を説明する回路図、第３図乃至第４図は本
発明の詳細な説明するグラフである。 １・・・入力インバータ回路、２・・・出力インバータ
回路、３．６・・・Ｐチャンネル形ＭＯ８ＦＥＴ、
４゜７・・・Ｎチャンネル形ＭＯ８ＦＥＴ。 栄１ 閃 ＶＤＤ ＶＤ Ｄ いＳ ＶＳ３
Claims (1)
- ＣＭＯＳ技術による複数のインバータ回路を備える半導
体人力バッファ装置において、少なくとも入力インバー
タ回路を構成する’ＰｃｈＦＥＴのしきい値電圧の絶対
値とＮｃｈ ＦＥＴのしきい値電圧との和がインバータ
回路の電源電圧よシも大となる関係を有することを特徴
とする半導体人力バッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131788A JPS5922443A (ja) | 1982-07-28 | 1982-07-28 | 半導体入力バツフア装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131788A JPS5922443A (ja) | 1982-07-28 | 1982-07-28 | 半導体入力バツフア装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922443A true JPS5922443A (ja) | 1984-02-04 |
Family
ID=15066146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131788A Pending JPS5922443A (ja) | 1982-07-28 | 1982-07-28 | 半導体入力バツフア装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
-
1982
- 1982-07-28 JP JP57131788A patent/JPS5922443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694391A3 (en) * | 1994-07-29 | 1996-05-15 | Canon Kk | Print head and printing device using the same |
| US6054689A (en) * | 1994-07-29 | 2000-04-25 | Canon Kabushiki Kaisha | Printing head and printing apparatus using same |
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