JPS5922445A - 光集積回路装置 - Google Patents
光集積回路装置Info
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- JPS5922445A JPS5922445A JP57131533A JP13153382A JPS5922445A JP S5922445 A JPS5922445 A JP S5922445A JP 57131533 A JP57131533 A JP 57131533A JP 13153382 A JP13153382 A JP 13153382A JP S5922445 A JPS5922445 A JP S5922445A
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- light emitting
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- jth
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/14—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
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- Optical Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、同一基板に受光領域及び発光領域が形成され
、それ等を駆動して論理演算を行なう形式の光集積回路
装置の改良に関する。
、それ等を駆動して論理演算を行なう形式の光集積回路
装置の改良に関する。
従来技術と問題点
近年、光集積回路装置は種々のものが提案されているが
、論理演算用として具体的且つ実用的ｔものは数少ない
ようである。
、論理演算用として具体的且つ実用的ｔものは数少ない
ようである。
発明の目的
本発明は、高抵抗基板に受光領域及び発振しきい値を持
つ半導体レーザの如き発光領域を形成し、それ等を適宜
組合せることに依り論理演算回路を構成し、受光領域へ
の光入力の組合せに対応して各発光領域を流れる電流が
しきい値以上になったりしきい値未満になったりするよ
うに設定して光信号に依るｉ合理演算機能を実現した光
集積回路装置を提供するものである。
つ半導体レーザの如き発光領域を形成し、それ等を適宜
組合せることに依り論理演算回路を構成し、受光領域へ
の光入力の組合せに対応して各発光領域を流れる電流が
しきい値以上になったりしきい値未満になったりするよ
うに設定して光信号に依るｉ合理演算機能を実現した光
集積回路装置を提供するものである。
発明の実施例
第１図は、本発明に依る否定（ＮＯＴ）演算素子の回路
図である。
図である。
図に峙いて、Ｄｌは受光ｆＩ域、Ｓｌは発）！領域、Ｒ
１，Ｒ２は抵抗、Ｊは定電流源、Ｘは入力光、Ｙは出力
光をそれぞれ示す。
１，Ｒ２は抵抗、Ｊは定電流源、Ｘは入力光、Ｙは出力
光をそれぞれ示す。
ここで、定電流源Ｊから供給される電流の値をＪｄ、発
光領域Ｓ１の発振しきい値電流をＪ ｔｈとし、 Ｊ ｔｈ＜ Ｊ ｄ（（１＋Ｒ２／Ｒ１’）’ Ｊ
ｔｈの如く設定すると、受光領域ＤＩが非導通状態の
とき、発光領域Ｓ１を流れる電流Ｊｓは、Ｊｓ＞Ｊ、ｔ
ｈ であり、発光領域Ｓ１は発振状態にあるが、受光領域Ｄ
１が光照射に依って導通状態になると電流Ｊｓは、 Ｊ ｓ ＜ Ｊ ｔｈ となり、発光領域Ｓ１は発振停止する。
光領域Ｓ１の発振しきい値電流をＪ ｔｈとし、 Ｊ ｔｈ＜ Ｊ ｄ（（１＋Ｒ２／Ｒ１’）’ Ｊ
ｔｈの如く設定すると、受光領域ＤＩが非導通状態の
とき、発光領域Ｓ１を流れる電流Ｊｓは、Ｊｓ＞Ｊ、ｔ
ｈ であり、発光領域Ｓ１は発振状態にあるが、受光領域Ｄ
１が光照射に依って導通状態になると電流Ｊｓは、 Ｊ ｓ ＜ Ｊ ｔｈ となり、発光領域Ｓ１は発振停止する。
前記したように、受光領域Ｄ１への入力光をＸ。
発光領域Ｓ１の出力光をＹとすると、論理演算の真理値
表は次の通りである。
表は次の通りである。
表１
Ｙ
１
０
第２図は、第１図の回路を具体化した装置の要部平面図
であり、第３図は、第２図の線Ａ−Ａに於ける要部断面
図であらて、第１図に関して説明した部分と同部分は同
記号で指示しである。
であり、第３図は、第２図の線Ａ−Ａに於ける要部断面
図であらて、第１図に関して説明した部分と同部分は同
記号で指示しである。
さて、次に、主として第３図について記号と各部とを対
比して説明するが、本明細書では、記号として若干特殊
な表現を採っているので、それを説明する。即ち、例え
ば、２はｎ１型１ｎＰ半導体層であるが、この半導体層
２にプロトン照射を行ってｉ （高抵抗）型１ｎＰ半導
体層とした場合、これを記号８（２）であられしである
。従って、このような複合記号は、括弧内が元のものを
示し、それに何等かの加工を施して新たなものになった
事を示している。
比して説明するが、本明細書では、記号として若干特殊
な表現を採っているので、それを説明する。即ち、例え
ば、２はｎ１型１ｎＰ半導体層であるが、この半導体層
２にプロトン照射を行ってｉ （高抵抗）型１ｎＰ半導
体層とした場合、これを記号８（２）であられしである
。従って、このような複合記号は、括弧内が元のものを
示し、それに何等かの加工を施して新たなものになった
事を示している。
図に於いて、１はｌ型１ｎＰ基板、２はｎ＋型１ｎＰ半
導体層、３はＩｎＰに格子整合させたｉ型１ｎＧａＡｓ
Ｐ半導体層、４はに型ＩｎＰ半導体層、５ （３）はＩ
ｎＰに格子整合させたＰ“型１ｎＧａＡｓＰ半導体領域
、０ （２）はｐ＋型１ｎＰ回折格子、６ （４）はｐ
”型ＩｎＰ半導体領域、７ （３）はＩｎＰに格子整合
させたｉ型１ｎＧａＡｓＰ半導体領域、８（２）はｉ型
１ｎＰ半導体領域、８（４）はｌ型１ｎＰ半導体領域、
８（２）Ａはｉ型１ｎＰ回折格子、１０は表面保護膜、
２０．２１は電極、３０ば定電流源をそれぞれ示してい
る。尚、抵抗食ｘ、Ｒ２はｉ型１ｎＧａＡｓＰ半導体層
３の一部を使用している。しかし、回路の等価抵抗を他
の方法で設定できるときは、抵抗Ｒ１、Ｒ２を特設する
必要はない。また、定電流源３０は半導体領域５ （３
）及び半導体層２とで形成されるｐｎ接合が順方向にバ
イアスされるよう接続されている。
導体層、３はＩｎＰに格子整合させたｉ型１ｎＧａＡｓ
Ｐ半導体層、４はに型ＩｎＰ半導体層、５ （３）はＩ
ｎＰに格子整合させたＰ“型１ｎＧａＡｓＰ半導体領域
、０ （２）はｐ＋型１ｎＰ回折格子、６ （４）はｐ
”型ＩｎＰ半導体領域、７ （３）はＩｎＰに格子整合
させたｉ型１ｎＧａＡｓＰ半導体領域、８（２）はｉ型
１ｎＰ半導体領域、８（４）はｌ型１ｎＰ半導体領域、
８（２）Ａはｉ型１ｎＰ回折格子、１０は表面保護膜、
２０．２１は電極、３０ば定電流源をそれぞれ示してい
る。尚、抵抗食ｘ、Ｒ２はｉ型１ｎＧａＡｓＰ半導体層
３の一部を使用している。しかし、回路の等価抵抗を他
の方法で設定できるときは、抵抗Ｒ１、Ｒ２を特設する
必要はない。また、定電流源３０は半導体領域５ （３
）及び半導体層２とで形成されるｐｎ接合が順方向にバ
イアスされるよう接続されている。
本発明に於ける装置を製造する事は容易であり、液相エ
ピタキシャル成長法、気相エピタキシャル成長法、分子
ビーム・エピタキシャル成長法、多層薄膜成長法、化学
エツチング法、気相不純物拡散法、イオン注入法、プロ
トン照射法等の従来技術を適宜採用、して実現できる。
ピタキシャル成長法、気相エピタキシャル成長法、分子
ビーム・エピタキシャル成長法、多層薄膜成長法、化学
エツチング法、気相不純物拡散法、イオン注入法、プロ
トン照射法等の従来技術を適宜採用、して実現できる。
本実施例に於ける受光領域Ｄ１は半導体層２゜３．４で
形成され、発光領域Ｓ１は半導体層２．８半導体領域５
（３） 、 ６ （４’） 、 ７ （３）及び
回折格子６ （２）、８ （２）Ａから構成される分布
帰還型レーザとなっている。そして、受光領域Ｄ１は光
が照射されなければ電気的に非導通であるが、例えば、
紙面に垂直な方向から入射した光が半導体Ｎ３で吸収さ
れると導通する。この動作の詳細は特願昭５４−４７１
０４８号（特開昭５６−９４７８６号公報）を参照する
と良い。
形成され、発光領域Ｓ１は半導体層２．８半導体領域５
（３） 、 ６ （４’） 、 ７ （３）及び
回折格子６ （２）、８ （２）Ａから構成される分布
帰還型レーザとなっている。そして、受光領域Ｄ１は光
が照射されなければ電気的に非導通であるが、例えば、
紙面に垂直な方向から入射した光が半導体Ｎ３で吸収さ
れると導通する。この動作の詳細は特願昭５４−４７１
０４８号（特開昭５６−９４７８６号公報）を参照する
と良い。
前記したように、受光領域Ｄ１が非導通であれば発光領
域Ｓ１は発振するので出力光Ｙを発生し、受光領域ＤＩ
が導通ずると発光領域Ｓ１の発振は停止するから出力光
Ｙは発生しない。
域Ｓ１は発振するので出力光Ｙを発生し、受光領域ＤＩ
が導通ずると発光領域Ｓ１の発振は停止するから出力光
Ｙは発生しない。
本実施例に於いて、Ｉｎ、ＧａＡｓＰの禁止帯す留はＩ
ｎＰのそれより小に設定しである為、受光領域Ｄ１の半
導体層３（活性層）及び発光領域Ｓ１の半導体領域５（
，３）（活性層）は周囲を禁止帯幅が大である半導体で
囲まれた状態にあり、従って、半導体層３及び半導体領
域５ （３）はキャリヤの閉じ込め効果を有している。
ｎＰのそれより小に設定しである為、受光領域Ｄ１の半
導体層３（活性層）及び発光領域Ｓ１の半導体領域５（
，３）（活性層）は周囲を禁止帯幅が大である半導体で
囲まれた状態にあり、従って、半導体層３及び半導体領
域５ （３）はキャリヤの閉じ込め効果を有している。
また、半導体Ｎ３で吸収される光或いは半導体領域５（
３）で発光する光はＩｎＰ半導体中を吸収されることな
く通過する。
３）で発光する光はＩｎＰ半導体中を吸収されることな
く通過する。
従って、入力光Ｘの方向は平面で見て発光領域＄１及び
抵抗Ｒ１，Ｒ２を横切る方向を除いて任意に選ぶことが
でき、そして、ｌ型１ｎＰ基板１は、半導体Ｎ３よりも
禁止帯幅が大である為、基板１を介して半導体層３に垂
直に光を入射させることができる。また、出力光Ｙの方
向は、平面内で受光領域ＤＩ及び抵抗Ｒ１，Ｒ２を横切
る方向を除き任意に選ぶことができる。
抵抗Ｒ１，Ｒ２を横切る方向を除いて任意に選ぶことが
でき、そして、ｌ型１ｎＰ基板１は、半導体Ｎ３よりも
禁止帯幅が大である為、基板１を介して半導体層３に垂
直に光を入射させることができる。また、出力光Ｙの方
向は、平面内で受光領域ＤＩ及び抵抗Ｒ１，Ｒ２を横切
る方向を除き任意に選ぶことができる。
前記実施例では、否定演算素子について説明したが、例
えば、受光領域Ｄ１に他の同様な受光領域を直列に接続
し、それを発光領域Ｓ１とともに定電流源Ｊに並列に接
続することに依りＮＡＮＤ演算素子を構成でき、また、
受光領域Ｄ１と他の受光領域と発光領域Ｓ１とを定電流
源Ｊに全て並列に接続することに依りＮＯＲ演算素子を
構成することもでき、その他、種々の機能を有する演算
素子を形成することが可能である。
えば、受光領域Ｄ１に他の同様な受光領域を直列に接続
し、それを発光領域Ｓ１とともに定電流源Ｊに並列に接
続することに依りＮＡＮＤ演算素子を構成でき、また、
受光領域Ｄ１と他の受光領域と発光領域Ｓ１とを定電流
源Ｊに全て並列に接続することに依りＮＯＲ演算素子を
構成することもでき、その他、種々の機能を有する演算
素子を形成することが可能である。
第４図は、排他的論理和素子の実施例を表す回路図であ
る。
る。
図に於いて、Ｄｌｌ〜Ｄ１５は受光領域、ＳＬｌ〜Ｓ１
３は発光領域、Ｒ１１及びＲ１２は抵抗、Ｊは定電流源
、Ｘｌｌ及びＸ１２は入力光、Ｙは出力光をそれぞれ示
している。
３は発光領域、Ｒ１１及びＲ１２は抵抗、Ｊは定電流源
、Ｘｌｌ及びＸ１２は入力光、Ｙは出力光をそれぞれ示
している。
図から判るように、受光領域Ｄ１３．Ｄ１４と抵抗Ｒ１
１が直列に接続され、これが受光領域Ｄ１５と発光領域
Ｓ１３と抵抗Ｒ１２とが直列接続された回路とともに定
電流源Ｊに並列に接続されている。また、受光領域Ｄｌ
ｌと発光領域３１１とを直列接続してなる光分岐回路及
び受光領域Ｄ１２と発光領域Ｓ１２とを直列接続してな
る光分岐回路を入力部分に配設しである。
１が直列に接続され、これが受光領域Ｄ１５と発光領域
Ｓ１３と抵抗Ｒ１２とが直列接続された回路とともに定
電流源Ｊに並列に接続されている。また、受光領域Ｄｌ
ｌと発光領域３１１とを直列接続してなる光分岐回路及
び受光領域Ｄ１２と発光領域Ｓ１２とを直列接続してな
る光分岐回路を入力部分に配設しである。
、ここで、定電流源Ｊから供給される電流の値をＪｄ、
発光領域Ｓ１３の発振しきい値をＪ ｔｈとし、Ｊ、ｔ
ｈ＜ Ｊ ｄ ＜ （１＋Ｒ１２／Ｒ１１） Ｊ、
ｔｈの如く設定すると、受光領域Ｄ１５が導通状態で且
つ受光領域Ｉ）１３．Ｄ１４を含む回路が非導通状態の
とき、発光領域Ｓ１３を流れる電流Ｊｓは、Ｊｓ＞Ｊｔ
ｈ であり、発光領域Ｓ１３は発振状態にあるが、受光領域
Ｄ１５．ＤＬ３及びＤ１４が導通状態になると電流Ｊｓ
は、 Ｊ ｓ ＜ Ｊ ｔｂ となり、発光領域Ｓ１３は発振停止する。
発光領域Ｓ１３の発振しきい値をＪ ｔｈとし、Ｊ、ｔ
ｈ＜ Ｊ ｄ ＜ （１＋Ｒ１２／Ｒ１１） Ｊ、
ｔｈの如く設定すると、受光領域Ｄ１５が導通状態で且
つ受光領域Ｉ）１３．Ｄ１４を含む回路が非導通状態の
とき、発光領域Ｓ１３を流れる電流Ｊｓは、Ｊｓ＞Ｊｔ
ｈ であり、発光領域Ｓ１３は発振状態にあるが、受光領域
Ｄ１５．ＤＬ３及びＤ１４が導通状態になると電流Ｊｓ
は、 Ｊ ｓ ＜ Ｊ ｔｂ となり、発光領域Ｓ１３は発振停止する。
前記したように、受光領域Ｄｌｌ、Ｄ１２への入力光を
Ｘ１１．Ｘ１２、発光領域Ｓ１３の出力光をＹとすると
、論理演算の真理値表は次の通りである。
Ｘ１１．Ｘ１２、発光領域Ｓ１３の出力光をＹとすると
、論理演算の真理値表は次の通りである。
表２
Ｘ１１Ｘ１２Ｙ
０ ０ ０
０ １ １
１ ０ １
１ １ ０
第５図は、第４図の回路を具体化した装置の要部平面図
であり、第６図は第５図の線Ａ−Ａに於ける要部断面図
、第７図は第５図の線Ｂ−Ｈに於ける要部断面図であっ
て、第４図及び既出の図に関して説明した部分と同部分
は同記号で指示しである。
であり、第６図は第５図の線Ａ−Ａに於ける要部断面図
、第７図は第５図の線Ｂ−Ｈに於ける要部断面図であっ
て、第４図及び既出の図に関して説明した部分と同部分
は同記号で指示しである。
図に於いて、２０〜２５は電極、３０−３２は電源をそ
れぞれ示している。
れぞれ示している。
第８図は、半膳算器の実施例を表す回路図であり、第４
図及び既出の図に関して説明した部分と同部分は同記号
で指示しである。
図及び既出の図に関して説明した部分と同部分は同記号
で指示しである。
本実施例が第４図実施例と相違する点は、受光領域Ｄ１
３と直列に発光領域Ｓ１４が挿入されていることであり
、そして、受光領域Ｄ１５が導通状態で且つ受光領域Ｄ
１３．Ｄ１４を含む回路が非導通状態のとき、発光領域
Ｓ１３にはそのしきい値組流Ｊｔｈ１３以上の電流が流
れ、受光領域り工３．Ｄ１４及びＤ１５の全てが導通状
態のとき、発光領域Ｓ１３にしきい値電流Ｊｔｈ、・３
未満の電流が流れ且つ発光領域Ｓ１４にそのしきい値組
流Ｊｔｈ１４以上の電流が流れるようにする為、定電流
源Ｊの電流値Ｊｄは、 Ｊｔ）ｔ、３＜Ｊｄ＜ （１＋ Ｒ１２／Ｒ１１）Ｊｔｈ１３ 且つ （１＋Ｒ１１／Ｒ１２）Ｊｔｈ、 ４＜Ｊｄであるよう
に設定されている。例えば、Ｊｔｈ１３≠Ｊｔｈ、、＝
Ｊｔｈ Ｒ１２＝２Ｒ１４ のとき、 １ 、 ５ Ｊ ｔｈ＜ Ｊ ｄ ＜ ３ Ｊ ｔｌｌ
となる。
３と直列に発光領域Ｓ１４が挿入されていることであり
、そして、受光領域Ｄ１５が導通状態で且つ受光領域Ｄ
１３．Ｄ１４を含む回路が非導通状態のとき、発光領域
Ｓ１３にはそのしきい値組流Ｊｔｈ１３以上の電流が流
れ、受光領域り工３．Ｄ１４及びＤ１５の全てが導通状
態のとき、発光領域Ｓ１３にしきい値電流Ｊｔｈ、・３
未満の電流が流れ且つ発光領域Ｓ１４にそのしきい値組
流Ｊｔｈ１４以上の電流が流れるようにする為、定電流
源Ｊの電流値Ｊｄは、 Ｊｔ）ｔ、３＜Ｊｄ＜ （１＋ Ｒ１２／Ｒ１１）Ｊｔｈ１３ 且つ （１＋Ｒ１１／Ｒ１２）Ｊｔｈ、 ４＜Ｊｄであるよう
に設定されている。例えば、Ｊｔｈ１３≠Ｊｔｈ、、＝
Ｊｔｈ Ｒ１２＝２Ｒ１４ のとき、 １ 、 ５ Ｊ ｔｈ＜ Ｊ ｄ ＜ ３ Ｊ ｔｌｌ
となる。
入力光をＸ１１及びＸ１２、出力光をＹ及びＣとすると
、論理演算の真理値表は次の通りである。
、論理演算の真理値表は次の通りである。
表３
Ｘ１１Ｘ１２ Ｙ Ｃ
０００。
０ １ １ 。
０１０
１ １ ｏ １
第９図は、第８図の回路を具体化した装置の要部平面図
であり、第１０図は第９図の線Ａ−Ａに於ける要部断面
図、第１１図は第９図の線Ｂ−Ｂに於ける要部断面図で
あって、第８図及び既出あ図に関して説明した部分と同
部分は同記号で指示しである。
であり、第１０図は第９図の線Ａ−Ａに於ける要部断面
図、第１１図は第９図の線Ｂ−Ｂに於ける要部断面図で
あって、第８図及び既出あ図に関して説明した部分と同
部分は同記号で指示しである。
第１２図は、全加算器の実施例を表すブロック図である
。
。
図に於いて、ＨＡは半加算器、ＯＲは論理和素子、ＴＤ
ｌは１段の遅延素子、ＴＤ２は２段の遅延素子、ＸＩ
１．Ｘｉ ２．Ｃ１１は入力光、Ｙ。
ｌは１段の遅延素子、ＴＤ２は２段の遅延素子、ＸＩ
１．Ｘｉ ２．Ｃ１１は入力光、Ｙ。
Ｃ１２は出力光をそれぞれ示す。
論理和素子ＯＲ及び遅延素子ＴＤ１．．ＴＤ２は、第１
３図に示しであるように、光分岐回路と同様、１個の受
光領域り及び１個の分布帰還型半導体レーザして構成さ
れ、半加算器ＨＡと共に第１０図及び第１１図に見られ
るような高抵抗ＪｎＰ基板上に形成される。
３図に示しであるように、光分岐回路と同様、１個の受
光領域り及び１個の分布帰還型半導体レーザして構成さ
れ、半加算器ＨＡと共に第１０図及び第１１図に見られ
るような高抵抗ＪｎＰ基板上に形成される。
前記したように、入力光をＸｌｌ、Ｘ１２．Ｃ１１とし
、出力光をＹ、Ｃ１２とすると、論理演算の真理値表は
次の通りである。
、出力光をＹ、Ｃ１２とすると、論理演算の真理値表は
次の通りである。
表４
Ｘｌｌ Ｘ１２ Ｃ１ｌ Ｙ Ｃｌ２ｏｏ
ｏｏ。
ｏｏ。
０ ０ １１０
１０１０
０ ’１ １ ０ １００１０
１ ０ １ ０ １
１００１
１１１１
第１４図は、半減算器の実施例を表す回路図であり、第
８図に関して説明した部分と間部分は同記号で指示しで
ある。
８図に関して説明した部分と間部分は同記号で指示しで
ある。
本実施例が第８図実施例と相違する点は、受光領域Ｄ１
３と直列接続されていた発光領域Ｓ１４を除去し、抵抗
Ｒ１３と受光領域Ｓ１４とからなる直列回路を受光領域
０１３と抵抗Ｒ１１とからなる直列回路に並列接続して
いることであり、そして、並列接続された各直列回路の
導通状態に応じて発光領域５１３．Ｓ１４の発光と発光
停止を制御する為、定電流源Ｊの電流値Ｊｄは、発光領
域Ｓ １３及ヒＳ １４のしきい値電流をそれぞれＪｔ
ｈ、 ３及びＪｔｈ、 ４とすると、Ｊｄ＞ （１＋Ｒ
１３／’Ｒ１２）Ｊｔｈ＋４Ｊｄ＞ （１＋Ｒ１２／Ｒ
１３）Ｊｔｈ＋＊、ｒｄ＜ （１＋Ｒ１’２／Ｒ１１＋
Ｒ１２／Ｒ１３）Ｊｔｈ、。
３と直列接続されていた発光領域Ｓ１４を除去し、抵抗
Ｒ１３と受光領域Ｓ１４とからなる直列回路を受光領域
０１３と抵抗Ｒ１１とからなる直列回路に並列接続して
いることであり、そして、並列接続された各直列回路の
導通状態に応じて発光領域５１３．Ｓ１４の発光と発光
停止を制御する為、定電流源Ｊの電流値Ｊｄは、発光領
域Ｓ １３及ヒＳ １４のしきい値電流をそれぞれＪｔ
ｈ、 ３及びＪｔｈ、 ４とすると、Ｊｄ＞ （１＋Ｒ
１３／’Ｒ１２）Ｊｔｈ＋４Ｊｄ＞ （１＋Ｒ１２／Ｒ
１３）Ｊｔｈ＋＊、ｒｄ＜ （１＋Ｒ１’２／Ｒ１１＋
Ｒ１２／Ｒ１３）Ｊｔｈ、。
Ｊｄ＜ （１＋Ｒ１３／Ｒ１１＋Ｒ１３／Ｒ１２）Ｊｔ
ｈ、。
ｈ、。
の如く設定されている。例えば、ＪｔｈローＪｔｈ、４
且っＲ１１＝Ｒ１２＝Ｒ１３のとき、２ Ｊ ｔｈ＜
Ｊ ｄ ＜ ３ Ｊ ｔｈとなる。
且っＲ１１＝Ｒ１２＝Ｒ１３のとき、２ Ｊ ｔｈ＜
Ｊ ｄ ＜ ３ Ｊ ｔｈとなる。
受光領域Ｄ１１．Ｄ１２への入力光をＸ１１゜Ｘ１２、
発光領域５１３，５１４（７）出力光をＹ。
発光領域５１３，５１４（７）出力光をＹ。
Ｂとすると、論理演算の真理値表は次の通りである。
表５
Ｘ１１Ｘ１２ Ｙ Ｂ
０ ０ ０ ０
０ １ １ １
１ ０ １ ０
１ １ ０ ０
第１．６図は、第１４図の回路を具体化した装置の要部
平面図であり、第１６図は第１５図のＩＩ！Ａ−Ａに於
ける要部断面図、第１７図は第１５図の線Ｂ−Ｂに於け
る要部断面図、第１８図は第１５図の線Ｃ−Ｃに於ける
要部断面図であって、第１４図及び既出の図に関して説
明した部分と同部分は同記号で指示しである。
平面図であり、第１６図は第１５図のＩＩ！Ａ−Ａに於
ける要部断面図、第１７図は第１５図の線Ｂ−Ｂに於け
る要部断面図、第１８図は第１５図の線Ｃ−Ｃに於ける
要部断面図であって、第１４図及び既出の図に関して説
明した部分と同部分は同記号で指示しである。
第１９図は、全減算器の実施例を表すブロック図である
。
。
図に於いて、Ｈ３は半減算器、ＯＲは論理和素子、ＴＤ
Ｉは１段の遅延素子、ＴＩ）２は２段の遅延素子、Ｘｌ
ｌ、Ｘ１２．Ｂｌｌは入力光、Ｙ。
Ｉは１段の遅延素子、ＴＩ）２は２段の遅延素子、Ｘｌ
ｌ、Ｘ１２．Ｂｌｌは入力光、Ｙ。
Ｂ１２は出力光をそれぞれ示す。
論理和素子ＯＲ及び遅延素子ＴＤＩ、ＴＤ２は、第１３
図に関して説明したものと同じであり、半減算器）ＩＳ
と共に第１７図乃至第１９図に見られるような高抵抗Ｉ
ｎＰ基板上に形成される。
図に関して説明したものと同じであり、半減算器）ＩＳ
と共に第１７図乃至第１９図に見られるような高抵抗Ｉ
ｎＰ基板上に形成される。
前記したように、入力光をｘｉ ｉ、ＸＩ ２．Ｂ１１
とし、出力光をＹ、Ｂ１２とすると、論理演表６ Ｘｌｌ Ｘ１２ 、Ｂ１１ Ｙ Ｂ１２ｏ
ｏｏｏ。
とし、出力光をＹ、Ｂ１２とすると、論理演表６ Ｘｌｌ Ｘ１２ 、Ｂ１１ Ｙ Ｂ１２ｏ
ｏｏｏ。
０ ０ １ １ １
０ １ ０ １ １
１１０１
ｉｏｏｔ。
０１００
１ＬＯ’０−０
１１１１
前記実施例では、ＩｎＰ ／ ＩｎＧａＡｓＰ系の半導
体を使用したものについて説明したが、他の系、例えば
、ＧａＡｓ／ ＧａＡｌＡｓ系についても同様に実施で
きる。
体を使用したものについて説明したが、他の系、例えば
、ＧａＡｓ／ ＧａＡｌＡｓ系についても同様に実施で
きる。
発明の効果
本発明に依れば、高抵抗基板に受光領域及び発光領域を
形成し？それ等受光領域と発光領域とを適宜組合せて論
理演算回路を構成できるので、従来、実現されていなか
った論理演算可能な光集積回路が提供される。
形成し？それ等受光領域と発光領域とを適宜組合せて論
理演算回路を構成できるので、従来、実現されていなか
った論理演算可能な光集積回路が提供される。
第１図は本発明一実施例の回路図、第２図は第１図の回
路を具体化した装置の要部平面図、第３図は第２図の線
Ａ−Ａに於ける要部断面図、第４図は他の実施例の回路
図、第５図は第４図の回路を具体化した装置の要部平面
図、第６図は第５図の線Ａ−Ａに於ける要部断面図、第
７図は第５図の線Ｂ−Ｂに於ける要部断面図、第８図は
他の実施例の回路図、第９図は第８図の回路を具体、化
した装置の要部平面図、第１０図は第９図の線Ａ−Ａに
於ける要部断面図、第１１図は第９図の線Ｂ−Ｂに於け
る要部断面図、第１２図は他の実施例のブロック図、第
１３図は第１２図に使用し、た回路を具体化して表した
説明図、第１４図は他の実施例の回路図、第１５図は第
１４図の回路を具体化した装置の要部平面図、第１６図
は第１５図の線Ａ−Ａに於ける要部断面図、第１７図は
第１５図の線Ｂ−Ｂに於ける要部断面図、第１８図は第
１５図に於ける要部断面図、第１９図は他の実施例のブ
ロック図である。 図に於いて、１はｌ型１ｎＰ基板、２はｎ１型ＩｎＰ半
導体層、３はｌ型ＩｎＧａＡｓＰ半導体層、４はｎ“型
ＩｎＰ半導体層、５ （３）はｐ＋梨型１ｎＧａＡｓＰ
導体領域、６ （２）はＰ＋型１ｎＰ回折格子、６ （
４）ばｐ”型ＩｎＰ半導体領域、７（３）はｌ型１ｎＧ
ａＡｓＰ半導体領域、８（２）及び８（４）はｌ型１ｎ
Ｐ半導体領域、８ （２）Ａはｌ型１ｎＰ回折格子、ｉ
ｏは表面保護膜、２０及び２１は電極、３０は定電流源
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第１２図 第１３図 第１４図 第１５図
路を具体化した装置の要部平面図、第３図は第２図の線
Ａ−Ａに於ける要部断面図、第４図は他の実施例の回路
図、第５図は第４図の回路を具体化した装置の要部平面
図、第６図は第５図の線Ａ−Ａに於ける要部断面図、第
７図は第５図の線Ｂ−Ｂに於ける要部断面図、第８図は
他の実施例の回路図、第９図は第８図の回路を具体、化
した装置の要部平面図、第１０図は第９図の線Ａ−Ａに
於ける要部断面図、第１１図は第９図の線Ｂ−Ｂに於け
る要部断面図、第１２図は他の実施例のブロック図、第
１３図は第１２図に使用し、た回路を具体化して表した
説明図、第１４図は他の実施例の回路図、第１５図は第
１４図の回路を具体化した装置の要部平面図、第１６図
は第１５図の線Ａ−Ａに於ける要部断面図、第１７図は
第１５図の線Ｂ−Ｂに於ける要部断面図、第１８図は第
１５図に於ける要部断面図、第１９図は他の実施例のブ
ロック図である。 図に於いて、１はｌ型１ｎＰ基板、２はｎ１型ＩｎＰ半
導体層、３はｌ型ＩｎＧａＡｓＰ半導体層、４はｎ“型
ＩｎＰ半導体層、５ （３）はｐ＋梨型１ｎＧａＡｓＰ
導体領域、６ （２）はＰ＋型１ｎＰ回折格子、６ （
４）ばｐ”型ＩｎＰ半導体領域、７（３）はｌ型１ｎＧ
ａＡｓＰ半導体領域、８（２）及び８（４）はｌ型１ｎ
Ｐ半導体領域、８ （２）Ａはｌ型１ｎＰ回折格子、ｉ
ｏは表面保護膜、２０及び２１は電極、３０は定電流源
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名） 第１２図 第１３図 第１４図 第１５図
Claims (1)
- 高抵抗化合物半導体基板と、該基板上に形成され流れる
電流がしきい値を越えたときに発振開始する発光領域と
、前記基板上に形成され光の照射或いは非照射で導通或
いは非導通とな４て前記発光領域に流れる電流を発振し
きい値以上或いは未満となるよう制御する受光領域と−
を備えてなることを特徴とする光集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131533A JPS5922445A (ja) | 1982-07-28 | 1982-07-28 | 光集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131533A JPS5922445A (ja) | 1982-07-28 | 1982-07-28 | 光集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922445A true JPS5922445A (ja) | 1984-02-04 |
Family
ID=15060290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131533A Pending JPS5922445A (ja) | 1982-07-28 | 1982-07-28 | 光集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922445A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144241U (ja) * | 1985-02-27 | 1986-09-05 | ||
| JPS62200147U (ja) * | 1986-06-10 | 1987-12-19 | ||
| US5541443A (en) * | 1992-05-05 | 1996-07-30 | At&T Corp. | Active optical logic device incorporating a surface-emitting laser |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842370A (ja) * | 1971-10-01 | 1973-06-20 | ||
| JPS4911784A (ja) * | 1972-05-16 | 1974-02-01 |
-
1982
- 1982-07-28 JP JP57131533A patent/JPS5922445A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842370A (ja) * | 1971-10-01 | 1973-06-20 | ||
| JPS4911784A (ja) * | 1972-05-16 | 1974-02-01 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144241U (ja) * | 1985-02-27 | 1986-09-05 | ||
| JPS62200147U (ja) * | 1986-06-10 | 1987-12-19 | ||
| US5541443A (en) * | 1992-05-05 | 1996-07-30 | At&T Corp. | Active optical logic device incorporating a surface-emitting laser |
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