JPS592288A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS592288A JPS592288A JP58107674A JP10767483A JPS592288A JP S592288 A JPS592288 A JP S592288A JP 58107674 A JP58107674 A JP 58107674A JP 10767483 A JP10767483 A JP 10767483A JP S592288 A JPS592288 A JP S592288A
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- JP
- Japan
- Prior art keywords
- memory cell
- data lines
- dummy
- dummy memory
- signal
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ装置に係わり特ζこダイナミッ
ク型ＭＯＳメモリにおいて差動雑音相殺用に使用するダ
ミーメモリセルの改良に関するものである。
ク型ＭＯＳメモリにおいて差動雑音相殺用に使用するダ
ミーメモリセルの改良に関するものである。
従来１個のトランジスタで１個のメモリセルを構成した
ダイナミック型ＭＯＳメモリが知られている。これは、
第１図（こメモリセルアレーの一部概略を示したような
回路構成を有し、その動作波形は第２図のようになって
いる。
ダイナミック型ＭＯＳメモリが知られている。これは、
第１図（こメモリセルアレーの一部概略を示したような
回路構成を有し、その動作波形は第２図のようになって
いる。
先ず、回路構成について説明する。説明前に図面を簡略
化するため、後述する本発明の要部構成にも直接関係な
い部分は省略し、かつメモリセルアレーのｎ行目に配列
された１行につい述べることにする。第１図において、
ダミーメモリセル（ＤＣＣ１０１，、〒。）は、メモリ
セル（ＭＣ）２（２ｆｉ、２ｆｉ） からの微少読出
し信号を信号検出器（センスアンプｉ ＳＡ ） ３１
１によって差動増幅する際の参照用信号を発生する機能
を有しており、左右のデータ線（Ｄ、、Ｄ、）４゜ｉ、
のどちらか一方、例えば１側のワード線（ｗ）５に接続
されたＭＣ２がアドレスデコーダ（図示せず）。からの
ワード線駆動パルスφ、によって選ばれた場合は、他の
４．側のダミーワード線（ＤＷ）６に接続されたＤＣ〒
。がダミーワード線駆動・（Ａ・スφＤＷによって選ば
れるような構成となっているＯなお同図で７はダミーメ
モリセルクリア線で、ＤＣの容量（Ｃ，ｃ）Ｓを予じめ
定められた電位たとえは接地電位に放電させるためのノ
くルス信号φ２を与える線であり、９は上記クリア用の
ＭＯＳトランジスタ（以下ＭＯ８Ｔと略記する。）であ
る。１０及び１１はそれぞれＤＣ及びＭＣを構成
ｉ・する選択用スイッチＭＯ８Ｔ、１２はＭＣの情報
蓄積用容量（ＣＭｃ）で、一端が上記ＭＯ８ＴＩＩのソ
ースに他端が容量を形成するための所定の電位（例えば
電源電圧Ｖ。Ｃ）を印加する端子１３につなかっている
。また前記ＤＣの容量（ＣＤ。）８も同様に上記ＭＯ８
ＴＩＯと所定の電位を印加する端子１４の間に挿入され
ている。１５はデータ線容量（ＣＤ）である。
化するため、後述する本発明の要部構成にも直接関係な
い部分は省略し、かつメモリセルアレーのｎ行目に配列
された１行につい述べることにする。第１図において、
ダミーメモリセル（ＤＣＣ１０１，、〒。）は、メモリ
セル（ＭＣ）２（２ｆｉ、２ｆｉ） からの微少読出
し信号を信号検出器（センスアンプｉ ＳＡ ） ３１
１によって差動増幅する際の参照用信号を発生する機能
を有しており、左右のデータ線（Ｄ、、Ｄ、）４゜ｉ、
のどちらか一方、例えば１側のワード線（ｗ）５に接続
されたＭＣ２がアドレスデコーダ（図示せず）。からの
ワード線駆動パルスφ、によって選ばれた場合は、他の
４．側のダミーワード線（ＤＷ）６に接続されたＤＣ〒
。がダミーワード線駆動・（Ａ・スφＤＷによって選ば
れるような構成となっているＯなお同図で７はダミーメ
モリセルクリア線で、ＤＣの容量（Ｃ，ｃ）Ｓを予じめ
定められた電位たとえは接地電位に放電させるためのノ
くルス信号φ２を与える線であり、９は上記クリア用の
ＭＯＳトランジスタ（以下ＭＯ８Ｔと略記する。）であ
る。１０及び１１はそれぞれＤＣ及びＭＣを構成
ｉ・する選択用スイッチＭＯ８Ｔ、１２はＭＣの情報
蓄積用容量（ＣＭｃ）で、一端が上記ＭＯ８ＴＩＩのソ
ースに他端が容量を形成するための所定の電位（例えば
電源電圧Ｖ。Ｃ）を印加する端子１３につなかっている
。また前記ＤＣの容量（ＣＤ。）８も同様に上記ＭＯ８
ＴＩＯと所定の電位を印加する端子１４の間に挿入され
ている。１５はデータ線容量（ＣＤ）である。
次に第２図に示すタイミング図を参照して動作を説明す
る。
る。
同図には前記パルス信号φ２．φ７．φＤＣのタイミン
クと、データ線Ｄｆｉ、Ｄｎに取出されるＭＣからの”
Ｏ″読出く実線）、”１″読出しく破線）の信号と、Ｄ
Ｃによる参照用信号（一点鎖線で示す）が、時間に関す
る電圧の変化として示されている。時刻ｔ□は信号検出
器（ＳＡ）３ゎが動作開始する点であり、これによって
微小読み出し信号が増幅される様子が分かる。
クと、データ線Ｄｆｉ、Ｄｎに取出されるＭＣからの”
Ｏ″読出く実線）、”１″読出しく破線）の信号と、Ｄ
Ｃによる参照用信号（一点鎖線で示す）が、時間に関す
る電圧の変化として示されている。時刻ｔ□は信号検出
器（ＳＡ）３ゎが動作開始する点であり、これによって
微小読み出し信号が増幅される様子が分かる。
同図に示すように、Ｌ）Ｃによる参照用信号■、Ｄ・は
、ＭＣからの”１″読み出し、”０”読み出しの信号電
位差■、１．−・０・のほぼ中間、すなわちＶ、Ｄ、／
−、Ｖ、１．−・ｏ２のように設定される。
、ＭＣからの”１″読み出し、”０”読み出しの信号電
位差■、１．−・０・のほぼ中間、すなわちＶ、Ｄ、／
−、Ｖ、１．−・ｏ２のように設定される。
周知のようにこれらの信号は、ＭＣ、ＤＣの容量（ＣＭ
ｃ）１２．（ＣＤ。）８とデータ線容量（ＣＤ）１５間
の電荷分割の形によって生じるものであるから％ ＣＤ
Ｃ” ２ ＣＭ Ｃのように設定される。
ｃ）１２．（ＣＤ。）８とデータ線容量（ＣＤ）１５間
の電荷分割の形によって生じるものであるから％ ＣＤ
Ｃ” ２ ＣＭ Ｃのように設定される。
さて、このような従来技術においては、最近のメモリ容
量の大規模化にともなうメモリセル占有面積の微細化に
より以下のような重大な問題を生しることが明らかとな
った。
量の大規模化にともなうメモリセル占有面積の微細化に
より以下のような重大な問題を生しることが明らかとな
った。
すなわち、メモリセル占有面積の微細化によりＣＭＣの
形成に許容される面積は極めて小さい値に限定される。
形成に許容される面積は極めて小さい値に限定される。
通常ＣＭｃ、ＣＤｏは拡散層容量あるいはＭＯ８Ｔのゲ
ート酸化膜容量によって形成され、いずれもその値は平
面的面積に比例するようになす る。したがってＣＤｏは上に述べたＣＤＯ” Ｔ ＣＭ
Ｃの関係から、さらに小さい面積で形成する必要があり
、現状では半導体製造プロセスの写真蝕刻技術による加
工の最小限界に近い寸法で設計せざるを得ない状況に至
っている。このように加工限界に近い領域では加工のば
らつきが極めて犬きくなり、特に面積の小さいＣＤｃで
その影響が顕著となる。したがって、前に述べたＣＤＣ
” ２ ＣＭＣの関係を常時維持することが困難きなり
、メモリ動作上極めて重要な問題となる。
ート酸化膜容量によって形成され、いずれもその値は平
面的面積に比例するようになす る。したがってＣＤｏは上に述べたＣＤＯ” Ｔ ＣＭ
Ｃの関係から、さらに小さい面積で形成する必要があり
、現状では半導体製造プロセスの写真蝕刻技術による加
工の最小限界に近い寸法で設計せざるを得ない状況に至
っている。このように加工限界に近い領域では加工のば
らつきが極めて犬きくなり、特に面積の小さいＣＤｃで
その影響が顕著となる。したがって、前に述べたＣＤＣ
” ２ ＣＭＣの関係を常時維持することが困難きなり
、メモリ動作上極めて重要な問題となる。
本発明は、上述した問題点を解消するためになされたも
ので、ダミーメモリセルの容量ＣＤｏを複数のデータ線
で共用することによりｃＤｃの占有面積を太きくシ、前
記加工のばらつきを軽減せしめようとするものである。
ので、ダミーメモリセルの容量ＣＤｏを複数のデータ線
で共用することによりｃＤｃの占有面積を太きくシ、前
記加工のばらつきを軽減せしめようとするものである。
以下本発明を実施例により詳しく説明する。
第３図は本発明の半導体メモリ装置の要部の回路構成を
示したもので、最も好適な実施例の−っであり、１つの
ダミーメモリセルの容量を隣りあった２本のデータ線で
共用する構成になっている。
示したもので、最も好適な実施例の−っであり、１つの
ダミーメモリセルの容量を隣りあった２本のデータ線で
共用する構成になっている。
図において、前出のもの七同−符号及び記号のものは同
一または均等部分を示すものとする。
一または均等部分を示すものとする。
１６．１６が本発明によるダミーメモリセル（ＤＣ’）
である。ＤＣ’の容量（ＣＤｃ′）８′はメモリセル（
ＭＣ）の容量（ＣＭｅ）１２とほぼ同一の値に設定する
。１０．及び１０．ｌ＋１はそれぞれテータ解（Ｄ、、
、Ｄ、、）４．、．４ｆｌ及びデータ線（Ｄゎヤ、。
である。ＤＣ’の容量（ＣＤｃ′）８′はメモリセル（
ＭＣ）の容量（ＣＭｅ）１２とほぼ同一の値に設定する
。１０．及び１０．ｌ＋１はそれぞれテータ解（Ｄ、、
、Ｄ、、）４．、．４ｆｌ及びデータ線（Ｄゎヤ、。
ｆ５゜＋１）４゜＋１ ’ｊ＋１に接続された選択用ス
イッチＭＯ８Ｔである。上記選択用スイッチＭＯ８ＴＩ
Ｏ（１０゜及び１ｏｎ＋１）はそれぞれ貫通阻止用ＭＯ
８ＴＩ ７ （１７゜及び１７ｎ＋１）を介して前記容
量（ＣＤｃ′）８′とクリアＭＯ８Ｔ９’に接続してい
る。
イッチＭＯ８Ｔである。上記選択用スイッチＭＯ８ＴＩ
Ｏ（１０゜及び１ｏｎ＋１）はそれぞれ貫通阻止用ＭＯ
８ＴＩ ７ （１７゜及び１７ｎ＋１）を介して前記容
量（ＣＤｃ′）８′とクリアＭＯ８Ｔ９’に接続してい
る。
本ダミーメモリセル（ＤＣ’）を備えた半導体メモリ装
置の動作は、第２図に示した従来の装置の動作波形と全
く同一となる。すなわち、データ線４．７は予じめ高電
位（電源電圧Ｖ。Ｃ）にプリチャージされているため、
そのデータ線にゲートが接続されている貫通阻止用ＭＯ
８Ｔ１７．．及び”７ｆｌ＋１はオン状態にある。した
がって、いまダミーワード［６が駆動パルスφＤＷによ
り高電位になるさ、それにつながる選択用スイッチＭＯ
８Ｔ１０、、及び１０゜＋１がオンとなり、データ線も
。
置の動作は、第２図に示した従来の装置の動作波形と全
く同一となる。すなわち、データ線４．７は予じめ高電
位（電源電圧Ｖ。Ｃ）にプリチャージされているため、
そのデータ線にゲートが接続されている貫通阻止用ＭＯ
８Ｔ１７．．及び”７ｆｌ＋１はオン状態にある。した
がって、いまダミーワード［６が駆動パルスφＤＷによ
り高電位になるさ、それにつながる選択用スイッチＭＯ
８Ｔ１０、、及び１０゜＋１がオンとなり、データ線も
。
４ｏ＋□、容量（ＣＤＯ’）８’は導通状態となる。こ
の時データ線７ｎ ＊ ’ｊｎ＋１上に発生する参照用
信号電圧■・９・は略々次式で与えられる。
の時データ線７ｎ ＊ ’ｊｎ＋１上に発生する参照用
信号電圧■・９・は略々次式で与えられる。
但しｖＴ：選択用スイッチＭＯ８ＴＩＯのしきい電圧
上式のようにｓ Ｖ Ｉｔ Ｄ＃はメモリセルからの読
出しの信号電位差Ｖ・１・−”ｏ”の１／２となり目的
の参照電圧を与えることが可能となる。
出しの信号電位差Ｖ・１・−”ｏ”の１／２となり目的
の参照電圧を与えることが可能となる。
なお、前記貫通阻止用ＭＯ８Ｔ１７．．及び１７．＋□
は、第２図の時刻ｔ工以降の時間で隣接データ線４ｒ＋
＋４ａ−１の電位状態が互いに異なる場合に、一方から
他方へ電流が貫通し、情報が消滅することを防止する機
能を有している。今、ｔ１以降でデータ線７ａが高電位
％ ４ａ＋□が低電位にあるとすれば、ＭＯ８Ｔ１７
．、はオンのままであるが、ＭＯ８Ｔ１７゜＋１はオフ
となりデータ線間の電流の貫通は避けられる。電位関係
が逆の場合も同様に説明できる。電位関係が両者共高電
位あるいは低電位の場合は、ＭＯ８Ｔ１７．、．１７．
＋□は両者共それぞれオン状態、オフ状態となるが、こ
れは動作上何ら問題とはならない。
は、第２図の時刻ｔ工以降の時間で隣接データ線４ｒ＋
＋４ａ−１の電位状態が互いに異なる場合に、一方から
他方へ電流が貫通し、情報が消滅することを防止する機
能を有している。今、ｔ１以降でデータ線７ａが高電位
％ ４ａ＋□が低電位にあるとすれば、ＭＯ８Ｔ１７
．、はオンのままであるが、ＭＯ８Ｔ１７゜＋１はオフ
となりデータ線間の電流の貫通は避けられる。電位関係
が逆の場合も同様に説明できる。電位関係が両者共高電
位あるいは低電位の場合は、ＭＯ８Ｔ１７．、．１７．
＋□は両者共それぞれオン状態、オフ状態となるが、こ
れは動作上何ら問題とはならない。
以上述べた実施例では、ダミーメモリセルの容量（ＣＤ
ｃ′）８′をメモリセルの容量（ＣＭＣ）１２と同一形
状、同一面積で形成すればよく、加工ばらつきによる誤
動作という従来技術における問題を解決することが可能
となる。
ｃ′）８′をメモリセルの容量（ＣＭＣ）１２と同一形
状、同一面積で形成すればよく、加工ばらつきによる誤
動作という従来技術における問題を解決することが可能
となる。
第４図はダミーメモリセルの容量ＣＤＣ′を複数本のデ
ータ線で共用する場合の実施例で、ダミーメモリセル部
分の回路構成を示すものである。図を簡略にするため信
号検出器（ＳＡ）の片側のみ示した。
ータ線で共用する場合の実施例で、ダミーメモリセル部
分の回路構成を示すものである。図を簡略にするため信
号検出器（ＳＡ）の片側のみ示した。
いま、一つのダミーメモリセル容量（ＣＤｃ′）８′を
任意のｍ本のデータ線で共用させるとする々５ＣＤＣ′
の値はＣＤｃｚ乏ＣＭｏと設定しておけばよい。
任意のｍ本のデータ線で共用させるとする々５ＣＤＣ′
の値はＣＤｃｚ乏ＣＭｏと設定しておけばよい。
この実施例の場合はＣＤｃ′をメモリセル容量ＣＭｃよ
り大きく作ることが出来るので、加工が容易となりばら
つきが軽減される。
り大きく作ることが出来るので、加工が容易となりばら
つきが軽減される。
以上説明したように、本発明の骨子は複数のデータ線間
でダミーメモリセルの容量を共用する点にあり、この思
想を逸脱しない範囲で種々変形可能なこ♂は言うまでも
ない。例えば、本発明で使用する貫通阻止用ＭＯ８Ｔ１
７は、センスアンプ３が動作開始するとほぼ同時刻にゲ
ートに位を降下させてオフにすればよいのであるから、
そのゲートは特にどのデータ線に接続しなければならな
いと言う制限はなく設計の都合で変えることもできるし
、またデータ線と接続せずに全く異なる他の信号を外部
からゲートに印加して制御しても同様の効果を得ること
ができる。
でダミーメモリセルの容量を共用する点にあり、この思
想を逸脱しない範囲で種々変形可能なこ♂は言うまでも
ない。例えば、本発明で使用する貫通阻止用ＭＯ８Ｔ１
７は、センスアンプ３が動作開始するとほぼ同時刻にゲ
ートに位を降下させてオフにすればよいのであるから、
そのゲートは特にどのデータ線に接続しなければならな
いと言う制限はなく設計の都合で変えることもできるし
、またデータ線と接続せずに全く異なる他の信号を外部
からゲートに印加して制御しても同様の効果を得ること
ができる。
第１図は従来の半導体メモリ装置の要部回路構成図、第
２図は動作説明のための波形図、第３図及び第４図は本
発明の半導体メモリ装置の要部回路構成図である。 １（１１１，１，）、１６．１６・ ｆｉＥ−メモ＋）
−＋＝ｋ（ＤＣ、ＤＣ’ ） 、 ２（２，、迷）・・
・メモリセル（ＭＣ）、３（３，，３，＋１ ）・・・
信号検出器（センスアンプ； ”Ａ） ＋ ４（４ＩＩ
ｌ ’ａ ＋ ４ａ＋１ ＋ ７ｎ＋１ ）”・デー
タ線（Ｄ。、ＩＩ）ｉ。＋ Ｄｎ＋１１ ’ｎ＋１ ）
、５，３・・・ワード線、６，６・・・ダミーワード線
、７・・・ダミーメモリセルクリア勝、８．８’・・・
ダミーメモリセル容量（ＣＤＣｒ ＣＤＣ’ ） ＋
９＋ ９’ 、”’クリア用ＭＯＳトランジスタ、１０
（１０ゎ、１０Ｉｌ＋１）、１１・・・選択用スイッチ
ＭＯ８）ランジスタ、１２・・・メモリセル容量（ＣＭ
Ｃ）、１５ ・・・データ線容量（Ｃ９）、１７（１７
゜ｌ ” ７ｎ＋１ ） ”’ 貫通阻止用ＭＯ８）ラ
ンジスタ。
２図は動作説明のための波形図、第３図及び第４図は本
発明の半導体メモリ装置の要部回路構成図である。 １（１１１，１，）、１６．１６・ ｆｉＥ−メモ＋）
−＋＝ｋ（ＤＣ、ＤＣ’ ） 、 ２（２，、迷）・・
・メモリセル（ＭＣ）、３（３，，３，＋１ ）・・・
信号検出器（センスアンプ； ”Ａ） ＋ ４（４ＩＩ
ｌ ’ａ ＋ ４ａ＋１ ＋ ７ｎ＋１ ）”・デー
タ線（Ｄ。、ＩＩ）ｉ。＋ Ｄｎ＋１１ ’ｎ＋１ ）
、５，３・・・ワード線、６，６・・・ダミーワード線
、７・・・ダミーメモリセルクリア勝、８．８’・・・
ダミーメモリセル容量（ＣＤＣｒ ＣＤＣ’ ） ＋
９＋ ９’ 、”’クリア用ＭＯＳトランジスタ、１０
（１０ゎ、１０Ｉｌ＋１）、１１・・・選択用スイッチ
ＭＯ８）ランジスタ、１２・・・メモリセル容量（ＣＭ
Ｃ）、１５ ・・・データ線容量（Ｃ９）、１７（１７
゜ｌ ” ７ｎ＋１ ） ”’ 貫通阻止用ＭＯ８）ラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １、データ線群に接続されたメモリセル並にダミーメモ
リセルき、該メモリセルの蓄積用容量もしくは該ダミー
メモリセルの容量を所定の電圧に予備充電された前記デ
ータ線群に選択的に結合する機構と、該ダミーメモリセ
ルの容量が結合されたデータ線の信号を参照用信号とし
て該メモリセルの蓄積用容量が結合されたデータ線の信
号を差動増幅する信号検出手段を具備する半導体メモリ
装置において、前記ダミーメモリセルは複数のデータ線
に共通に設けられ、その容量は該複数のデータ線に共通
に結合されるときを特徴とする半導体メモリ装置。 ２、前記ダミーメモリセルは２本のデータ線に共通に設
けられることを特徴とする特許請求の範囲第１項に記載
の半導体メモリ装置。 ３、前記ダミーメモリセルの容量は前記メモリセルの蓄
積内容量とほぼ同等の容量値を有することを特徴とする
特許請求の範囲第２項に記載の半導体メモリ装置。 ４、前記ダミーメモリセルはｍ本のデータ線に共通に設
けられ、その容量は前記メモリセルのほぼｍ／２倍の容
量値を有することを特徴とする特許請求の範囲第１項記
載の半導体メモリ装置。 ５、 データ線群に接続されたメモリセル並にダミーメ
モリセルと、該メモリセルの蓄積容量もしくは該ダミー
メモリセルの容量所定の電圧に予備充電された前記デー
タ線群に選択的に結合する機構と、該ダミーメモリセル
の容量が結合されたデータ線の信号を参照用信号として
該メモリセルの蓄積用容量が結合されたデータ線の信号
を差動増幅する信号検出手段を具備する半導体メモリ装
置において、前記ダミーメモリセルは複数のデータ線に
共通に結合される容量と、該容量と該複数のデータ線間
に挿入され、前記信号検出手段が動作するとき該複数の
データ線間の電流の貫通を阻止する貫通阻止用スイッチ
手段とを含み、もって前記ダミーメモリセルは複数のデ
ータ線に共通に設けられることを特徴とする半導体メモ
リ装置。 ６．前記貫通阻止用スイッチ手段は前記容量の一端と前
記複数のデータ線の間にてれぞれ挿入されるとともにそ
れぞれのゲートが前記複数のデー
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107674A JPS592288A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107674A JPS592288A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592288A true JPS592288A (ja) | 1984-01-07 |
| JPS6236309B2 JPS6236309B2 (ja) | 1987-08-06 |
Family
ID=14465113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107674A Granted JPS592288A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424977A (en) * | 1992-06-25 | 1995-06-13 | Texas Instruments Incorporated | Sense amplifier having shared dummy cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513762A (ja) * | 1974-06-28 | 1976-01-13 | Fujitsu Ltd |
-
1983
- 1983-06-17 JP JP58107674A patent/JPS592288A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513762A (ja) * | 1974-06-28 | 1976-01-13 | Fujitsu Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424977A (en) * | 1992-06-25 | 1995-06-13 | Texas Instruments Incorporated | Sense amplifier having shared dummy cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236309B2 (ja) | 1987-08-06 |
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