JPS59229628A - モノリシツク半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、モノリシック半導体集積回路に関する。

この発明の目的は、簡単な回路によりモノリシック半導
体集積回路に形成されたトランジスタ〔バイポーラトラ
ンジスタ、絶縁ゲート型電界効果トランジスタ（ＭＩＳ
ＦＥＴと略す）を含む〕回路のブロックの電源電圧を定
電圧化しようとするものである。

この発明の他の目的は、集積密度を低下させることなく
、モノリシック半導体集積回路の電源電圧供給端子に供
給される電源電圧範囲を太きくしようとするものである
。

この発明は、電圧クランプ回路にのみ高耐圧のＭＯＳＦ
ＥＴを用い、他の回路は一般のＭＯＳＦＥＴにより構成
することにより、高集積度のＩＣを供給しようとするも
のである。

以下、実施例により、この発明を具体的に説明する０ 第１図は、この発明の一実施例を示す回路図である。

モノリシック半導体集積回路１に構成された回路ブロッ
ク２の電源電圧ラインと、このモノリシック半導体集積
回路１の電源電圧供給端子（Ｖ）との間に、ゲート電極
が基準電圧端子（Ｇ）に接続されたディプレッション型
ＭＩＳＦＥＴ（Ｍ）を設け、このＭＩＳＦＥＴ（Ｍ）の
ソース電圧を上記回路ブロック２の電源電圧として用い
る。

この実施例において、電源電圧供給端子（Ｖ）の電圧（
ＶＤ）が、ＭＩＳＦＥＴ（Ｍ）のしきい値電圧（■ｔｂ
Ｄ　）よ・り絶対値的に大きいとき、このＭＩＳＦＥＴ
（Ｍ）は飽和領域で動作することとなり、そのときのＭ
ＩＳＦＥＴ（Ｍ）のソース電圧（ｖ　）及びドレイン・
ソース間の電流（ｉ）Ｓ は、次式（１）の関係を有する。

、　ｊ　ｗ １＝ミβ。Ｅ　”ｔ、ｈＤ−ＩＶｓｌ　）２　・・・閂
（１１この式より明らかなように、電流（ｉ）が一定で
あれば、ソース電圧（Ｖ８）は、電源供給電圧（Ｖ）に
無関係な一定の値となる。この電流（ｉ）は、回路ブロ
ック２で消費される電流であり、一般に論理回路におい
ては、その総合した回路ブロックの消費電流は一定であ
るため、この回路ブロックの電源電圧であるソース電圧
（Ｖｓ）は電源供給電圧に無関係な一定の値となる。

また、多少の電流変動があっても、その電流の絶対値が
十分率さいときは、上記ソース電圧の変動は無視できる
程度のものとなる。さらに−ＭＩＳＦＥＴ（Ｍ）のチャ
ンネル幅対チャンネル長の比Ｗ／Ｌを十分に大きくすれ
ば、上記（１）式より明らかなように、電流（ｉ）の変
動に対するソース電圧（ＶＳ）の変動を小さく抑えるこ
とができる。

この実施例において、上記ＭＩＳＦＥＴ（Ｍ）を高耐圧
化することにより、電源電圧供給端子（Ｖ）に印加でき
る電圧の幅が大きくできる。言い換えれば、この実施例
におし・て、電源供給電圧（ＶＤ）は、その最大値がＭ
ＩＳＦＥＴ（Ｍ）のドレイン・ゲート間の耐圧電圧以上
にすることができなし・。そこで、この動作電源電圧の
範囲を大きくするため、このＭＩＳＦＥＴ（Ｍ）として
。

例えば、第２図に示すように、ゲート電極２５直下のソ
ース２２．ドレイン２４として低半導体不純物濃度の領
域（Ｐ−）を設け、接地されたゲート電極と接近するド
レイン領域端の電界集中を緩和することにより、高耐圧
化したものを用いる。

なお、２１．２３は高不純物濃度（Ｐ＋）のソース−ド
レイン領域である。

これにより、動作電源電圧範囲の拡大が図られることと
なる。

このことは、次のようなモノリシック半導体集積回路と
しての利点となる。すなわち、このモノリシック半導体
集積回路は、その回路ブロックを各種の電子回路装置に
共通に用（・られるようなもの、例えば、第３図に示す
よつＩＣ，商用周波数（５０Ｈｚ７６０Ｈｚ　）を基準
周波数として、これを１１５０又は１／６０分周する分
周回路３により、１秒パルスを形成し、これを入力とす
る秒カウンタ４．このカウンタ出力で形成された分パル
スを入力とする分カウンタ５、及びこのカウンタ出力で
形成された時間パルスを入力とする時間カウンタ６、こ
のカウンタ出力を表示させるためのデコーダ１１．タイ
マーセットのための記憶回路７〜９、このセット時間と
、カウンタ出力とを比較するためのコンパレータ１ｏ、
時間セット、タイマーセット等のためのキー入力回路１
２等により構成された時計用回路とした場合、テレビ受
像機、ラジオ受像機等の電源電圧の異なる各種の電子回
路装置に、その装置の電源電圧をそのまま利用できるも
のとなる。

一般に、ディジタル回路にあっ又は、入出力信号を０”
、１”の２値で構成するものであるため、電源電圧は、
その回路が動作するに必要な最低電圧だけを確保すれば
よい。したがって、この実施例において、ＭＩＳＦＥＴ
（Ｍ）が、飽和領域で動作し、電源電圧を定電圧化する
ことは。

この意味にお（・て重要なことではない。

しかし１回路ブロック２が、特にＭＩＳＦＥＴで構成さ
れたものにおいては、前述のようにＭＩＳＦＥＴのゲー
ト・ドレイン間の耐圧が問題となり、通常σ）ＭＩＳＦ
ＥＴの耐圧電圧は２０Ｖ程度と比較的小さく・ものであ
る。したがって、ＭＩＳＦＥＴを用いた回路にお〜・て
は、その最高電源電圧に注意しなければならな（・。こ
のため、これらＭＩ　５ＦＥＴで構成された電子回路は
、テレビ受像機のように、比較的高電源電圧の電子装置
には、そのまま組み込むことができなくなる。

そこで、論理回路等を構成するＭＩＳＦＥＴにつ（・て
１例えば、第２図に示すような高耐圧化したものを用い
ること、あるいは、スイッチングＭＩＳＦＥＴに、直列
に電源電圧の１／２の中間電圧を加えたＭＩＳＦＥＴを
設け、ゲート・ドレイン間電圧を２つのＭＩＳＦＥＴに
より分担して高耐圧化すること等が考えられる。しかし
、この場合モノリシック集積回路の集積度を著しく低下
せしめると（・う問題が生ずる。さらに、後者にあって
は、最低動作電圧範囲を狭くすることとなる。

この点、この実施例回路によれば、高耐圧化するのは、
電源回路として設けられたＭＩ　ＳＦＥＴ（Ｍ）のみを
高耐圧化することで、これらの問題が解決でき、集積密
度の大幅な向上が可能となる。

特に、耐圧電圧が小さくなるが高集積密度化に有効なＬ
　ＯＧ　ＯＳ　（Ｌｏｃａｌ　０ｘｉｄｉｚａｔｉｏｎ
　Ｓｅｍ１ｃ−ｏｎｄｕｃｔｏｒ　）技術を利用して回
路ブロックが構成できるという利点が生ずる。

さらに１回路ブロックの電源電圧を安定化電源とするこ
とにより、論理回路の負荷を抵抗、ある（・はエンハン
スメント型ＭＩＳＦＥＴを用いる場合のように、電源電
圧の増大により、消費電流が増大する回路にあっては、
その消費電流を小さく抑えることが可能となる。

第４図に示す特性図は、この実施例回路を、前記時計用
回路に適用した場合の計算値、及び実測値を示すもので
ある。

時計回路を負荷をディプレッション型ＭＩＳＦＥＴを用
（・た、いわゆるＥ／ＤＭＯ８回路とし、その消費電流
を２．５ｍＡと仮定し、電源回路のＭＩＳＦＥＴ（Ｍ）
のＷ／Ｌを１０００と１７．シきい値電圧（ＶｔｈＤ）
＝＋１４ｖとして、定数β。を５Ｘ１０−Ｑとして、ソ
ース電圧（ｖ８）とドレイン電圧（ＶＤ）の関係を示す
ものである。この特性図において１点線で示したのが計
算値、実線で示したのが実測値である。この特性図にお
いて、実測値のクランプされる電圧が大き℃・のは、消
費電Ｉ（ｉ）が仮定した値より小さかったことに起因す
るものである。

この特性図より明らかなように、ＭＩ　ＳＦＥＴ（Ｍ）
のソース電圧（ｖｃ）、すなわち回路ブロックの電源電
圧は、ＭＩＳＦＥＴ（Ｍ）のピンチオフ電圧以上の電圧
ＶＤの下では、このＬ２きい値電圧以上の所定の値にク
ランプされた一定電圧となり、安定化電源回路としての
動作をし、リニア回路等にも十分使用でき、ＭＩＳ論理
回路に適用した場合は、その最低動作電圧から、回路ブ
ロックのＭＩＳＦＥＴの耐圧以上の高い電圧まで動作が
可能となり、モノリシック半導体集積回路として広範囲
の各種電子装置に組み込むことができる。

ちなみに、上記ＭＩＳＦＥＴ（Ｍ）の耐圧は、多少のバ
ラツキを考慮しても、現在の半導体製造技術の下でも５
０Ｖ以上のものが得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図。 第２図は、上記回路のＭＩＳＦＥＴ（Ｍ）の一実施例を
示す断面図、第３図は、上記回路における回路ブロック
の一実施例を示すブロック図、第４図は、第１図の回路
の特性図である。 １・・・モノリシック半導体集積回路、２・・・回路ブ
ロック、３〜６・・・カウンタ、７〜９・・・メモリ、
１０・・・コンパレータ、１１・・・デコーダ、１２・
・・キー入力回路、２０・・・基板、２１．２２・・・
ソース、２３゜２４・・・ドレイン、２５・・・ゲート
。 代理人　弁理士　　高　橋　明　夫

Claims (1)

【特許請求の範囲】
1. １、電源電圧供給端子とトランジスタ回路ブロックの電
   源ラインとの間に、高耐圧のＭＩＳＦＥＴにより構成さ
   れた電圧クランプ手段を設けたことを特徴とする半導体
   集積回路。