JPS59229632A - 情報処理システムの電源制御装置 - Google Patents
情報処理システムの電源制御装置Info
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- JPS59229632A JPS59229632A JP58104502A JP10450283A JPS59229632A JP S59229632 A JPS59229632 A JP S59229632A JP 58104502 A JP58104502 A JP 58104502A JP 10450283 A JP10450283 A JP 10450283A JP S59229632 A JPS59229632 A JP S59229632A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は情報処理システム内の入出力装置の電源を制
御する電源制御装置に関するものである。
御する電源制御装置に関するものである。
〈従来技術〉
第１図は従来の情報処理システムを示し、情報処理装置
１ａ、ｌｂはそれぞれ入出力切替装置２ａ〜２ｄを介し
て入出力装置３ａ〜３ｄの伺れとも切替接続される。こ
れら入出力装置３ａ〜３ｄは入力電源線４０をそれぞれ
通じて分電盤４が接続される。また情報処理装置１ａ及
び１ｂはそれぞれ電源制御インタフェース１３ａ及び１
３ｂを通じて入出力装置３ａ、３ｂ及び３Ｃにそれぞれ
接続される。電源制御インタフェース１３ ａ 、１３
ｂはそれぞれ電源投入指示線（１３ａ−１，１３ｂ−１
）と電源切断指示線（１３ａ−２，１３ｂ−２）から構
成されている。情報処理装置１ａ、ｌｂは入出力切替装
置２ａ〜２ｄとＩ１０インタフェース１２ａ、１２ｂで
結合され、また端子１４ａ、１４ｂよシ情報処理装置１
ａ、１ｂに対し、電源投入切断操作指令が与えられる。
１ａ、ｌｂはそれぞれ入出力切替装置２ａ〜２ｄを介し
て入出力装置３ａ〜３ｄの伺れとも切替接続される。こ
れら入出力装置３ａ〜３ｄは入力電源線４０をそれぞれ
通じて分電盤４が接続される。また情報処理装置１ａ及
び１ｂはそれぞれ電源制御インタフェース１３ａ及び１
３ｂを通じて入出力装置３ａ、３ｂ及び３Ｃにそれぞれ
接続される。電源制御インタフェース１３ ａ 、１３
ｂはそれぞれ電源投入指示線（１３ａ−１，１３ｂ−１
）と電源切断指示線（１３ａ−２，１３ｂ−２）から構
成されている。情報処理装置１ａ、ｌｂは入出力切替装
置２ａ〜２ｄとＩ１０インタフェース１２ａ、１２ｂで
結合され、また端子１４ａ、１４ｂよシ情報処理装置１
ａ、１ｂに対し、電源投入切断操作指令が与えられる。
情報処理装置１ａの電源投入／切断時、情報処理装置１
ａは電源制御インタフェース１３ａを介して入出力装置
３ａ又は３ｂに対して電源投入指示または電源切断指示
を送出する。この電源投入指示、電源切断指示によシ、
インタフェース１３ａに接続される入出力装置３ａ、３
ｂは電源投入動作または電源切断動作を行う。
ａは電源制御インタフェース１３ａを介して入出力装置
３ａ又は３ｂに対して電源投入指示または電源切断指示
を送出する。この電源投入指示、電源切断指示によシ、
インタフェース１３ａに接続される入出力装置３ａ、３
ｂは電源投入動作または電源切断動作を行う。
このように、従来の情報処理システムでは、情報処理装
置１ａからは電源制御インタフェース１３ａに接続され
る入出力装置３ａ、３ｂに対してしか電源制御ができな
かったため、 ■ 情報処理装置１ａ、ｉｂの何れとも電源制御インタ
フェースを持たない入出力装置３ｄ１■ 入量カ装置と
情報処理装置との間で、情報処理（入出力処理）のため
の接続構成と、電源制御上の接続構成とが異なる場合、
例えば電源制御インタフェース１３ｂを介して情報処理
装置１ｂから電源制御される入出力装置３Ｃが、入出力
切替装置２ｃにより情報処理装置１ａの工１０インタフ
ェース１２ａに接続されている場合は、例えば情報処理
装置１ａの電源投入／切断時に電源制御インタフェース
１３ａを介して 、電源制御できない入出力装置３ｃ
１ についてはそれぞれ入手によって電源投入／切断を行っ
ていた。
置１ａからは電源制御インタフェース１３ａに接続され
る入出力装置３ａ、３ｂに対してしか電源制御ができな
かったため、 ■ 情報処理装置１ａ、ｉｂの何れとも電源制御インタ
フェースを持たない入出力装置３ｄ１■ 入量カ装置と
情報処理装置との間で、情報処理（入出力処理）のため
の接続構成と、電源制御上の接続構成とが異なる場合、
例えば電源制御インタフェース１３ｂを介して情報処理
装置１ｂから電源制御される入出力装置３Ｃが、入出力
切替装置２ｃにより情報処理装置１ａの工１０インタフ
ェース１２ａに接続されている場合は、例えば情報処理
装置１ａの電源投入／切断時に電源制御インタフェース
１３ａを介して 、電源制御できない入出力装置３ｃ
１ についてはそれぞれ入手によって電源投入／切断を行っ
ていた。
第２図は従来の情報処理システムの別の接続例であって
、５は電源制御装置５が情報処理装置１ａ、１ｂ１人出
力装置３ａ、３ｂ、３ｃへの電源制御インタフェース３
５を介して接続され、電源制御装置５の端子１５に電源
投入切断操作指令が与えられる。
、５は電源制御装置５が情報処理装置１ａ、１ｂ１人出
力装置３ａ、３ｂ、３ｃへの電源制御インタフェース３
５を介して接続され、電源制御装置５の端子１５に電源
投入切断操作指令が与えられる。
４＝参４＃呑モ
この情報処理システムでは、電源の投入／切断は電源制
御装置５に対して人（又はタイマもしくは遠隔から）が
端子１５よシ指示し、電源制御装置５は電源制御インタ
フェース３５を介して、指定された情報処理装置（ｌａ
、ｌｂ）、入出力装置（３ａ、３ｂ、３ｃ）に電源投入
指示又は電源切断指示を送る。
御装置５に対して人（又はタイマもしくは遠隔から）が
端子１５よシ指示し、電源制御装置５は電源制御インタ
フェース３５を介して、指定された情報処理装置（ｌａ
、ｌｂ）、入出力装置（３ａ、３ｂ、３ｃ）に電源投入
指示又は電源切断指示を送る。
このような情報処理システムでは電源制御装置５によシ
、情報処理装置１ａ又は１ｂの電源投入／切断と同時に
、電源制御インタフェース３５に接続されている入出力
装置３ａ、３ｂ、３ｃの電源投入／切断が行えるが、 ■ 電源制御インタフェース３５を持たない入出力装置
３ｄの電源投入／切断は人手によって行う必要があった
。
、情報処理装置１ａ又は１ｂの電源投入／切断と同時に
、電源制御インタフェース３５に接続されている入出力
装置３ａ、３ｂ、３ｃの電源投入／切断が行えるが、 ■ 電源制御インタフェース３５を持たない入出力装置
３ｄの電源投入／切断は人手によって行う必要があった
。
■ 情報処理装置、入出力装置は電源制御装置５から電
源制御を受けるため、システムの構成（シンプレックス
、デユープレックス構成）ニかかわらず必ず電源制御装
置５が必要であった。
源制御を受けるため、システムの構成（シンプレックス
、デユープレックス構成）ニかかわらず必ず電源制御装
置５が必要であった。
■ 情報処理装置１ａ又は１ｂ上のプログラムの制御に
よシ、情報処理システムの電源投入時刻を設定するシス
テムでは、情報処理装置１ａ又は１ｂから電源制御装置
５に対して電源投入時刻を設定するインタフェースを新
たに設ける必要がある、また情報処理装置及び電源制御
装置間でタイマ（日付、実時間を示すタイマ）が一致し
ている必要があるが、このため、情報処理装置及び電源
制御装置間にタイマ同期のためのインタフェース、例え
ば電源制御装置５から情報処理装置１ａ、ｌｂに対して
タイマ値を通知する信号線等が必要であった、 などの欠点があった。
よシ、情報処理システムの電源投入時刻を設定するシス
テムでは、情報処理装置１ａ又は１ｂから電源制御装置
５に対して電源投入時刻を設定するインタフェースを新
たに設ける必要がある、また情報処理装置及び電源制御
装置間でタイマ（日付、実時間を示すタイマ）が一致し
ている必要があるが、このため、情報処理装置及び電源
制御装置間にタイマ同期のためのインタフェース、例え
ば電源制御装置５から情報処理装置１ａ、ｌｂに対して
タイマ値を通知する信号線等が必要であった、 などの欠点があった。
〈発明の概要〉
第１の発明の目的は一組の電源制御インタフェースしか
もたない入出力装置に対し、複数の情報処理装置から電
源投入／切断指示を行うこと力（できる情報処理システ
ムの電源制御装置を提供することにある。
もたない入出力装置に対し、複数の情報処理装置から電
源投入／切断指示を行うこと力（できる情報処理システ
ムの電源制御装置を提供することにある。
第２の発明の目的は電源制御インタフェースをもたない
入出力装置に対し、入力電源の供給／停止を制御するこ
とができる情報処理システムの電源制御装置を提供する
ことにある。
入出力装置に対し、入力電源の供給／停止を制御するこ
とができる情報処理システムの電源制御装置を提供する
ことにある。
第１の発明及び第２の発明においても各情報処理装置ご
と情報処理装置から電源投入指示があるとそのことを保
持するレジスタが設けられ、これらレジスタは対応する
情報処理装置から電源切断指示が与えられるとその電源
投入指示の保持状態が解除される。第１の発明において
は更に前記各レジスタのすべてが電源投入指示を保持し
ていない状態で電源投入指示が入力されると電源制御イ
ンタフェースを介して入出力装置に電源投入制御信号を
送出し、上記レジスタのすべてが電源投入相持保持が解
除された状態になると、入出力装置に対し電源制御イン
タフェースを介して入出力装置に対して電源切断制御信
号を送出する。
と情報処理装置から電源投入指示があるとそのことを保
持するレジスタが設けられ、これらレジスタは対応する
情報処理装置から電源切断指示が与えられるとその電源
投入指示の保持状態が解除される。第１の発明において
は更に前記各レジスタのすべてが電源投入指示を保持し
ていない状態で電源投入指示が入力されると電源制御イ
ンタフェースを介して入出力装置に電源投入制御信号を
送出し、上記レジスタのすべてが電源投入相持保持が解
除された状態になると、入出力装置に対し電源制御イン
タフェースを介して入出力装置に対して電源切断制御信
号を送出する。
第２の発明では更に電源制御インタフェースを持たない
入出力装置に対して、前記レジスタの１つでも電源切断
指示の保持状態にある間は、入出力装置に入力電源の供
給を行う。
入出力装置に対して、前記レジスタの１つでも電源切断
指示の保持状態にある間は、入出力装置に入力電源の供
給を行う。
第３図はこの発明の情報処理システムの電源制御方式の
実施例を示し、第１図及び第２図と対応する部分に同一
符号を付けである。この発明では情報処理装置１ａ、ｌ
ｂは電源制御インタフェース１３ａ、１３ｂを介して電
源制御装置５に接続され、電源制御装置５は、電源制御
インタフェース１３ａ、１３ｂと接続されてない入出力
装置３ｂ、３ｃと電源制御インタフェース３５を通じて
接続される。３４は入出力装置３ｄに対する入力電源線
である。電源制御インタフェース１３ ａ、１３ｂ、３
５はそれぞれ電源投入制御信号（１３ａ−１゜１３ｂ−
１，３５−１）と電源切断制御信号（１３ａ−２゜１３
ｂ−２，３５−２）から構成される。
実施例を示し、第１図及び第２図と対応する部分に同一
符号を付けである。この発明では情報処理装置１ａ、ｌ
ｂは電源制御インタフェース１３ａ、１３ｂを介して電
源制御装置５に接続され、電源制御装置５は、電源制御
インタフェース１３ａ、１３ｂと接続されてない入出力
装置３ｂ、３ｃと電源制御インタフェース３５を通じて
接続される。３４は入出力装置３ｄに対する入力電源線
である。電源制御インタフェース１３ ａ、１３ｂ、３
５はそれぞれ電源投入制御信号（１３ａ−１゜１３ｂ−
１，３５−１）と電源切断制御信号（１３ａ−２゜１３
ｂ−２，３５−２）から構成される。
情報処理装置１ａ（又は１ｂ）の端子１４ａ（又は１４
ｂ）から電源投入が行われ、電源制御インタフェース１
３ａ（又は１３ｂ）を介して電源投入制御信号１３ａ−
１（又は１３ｂ−１）が電源制御装置５に送られてくる
と、電源制御装置５は電源制御インタフェース３５を介
して電源投入制御信号３５−１を入出力装置３ｂ、３ｃ
に送る。また、電源制御装置５は入出力装置３ｄに対し
て電源供給線３４によ多入力電源を供給する。
ｂ）から電源投入が行われ、電源制御インタフェース１
３ａ（又は１３ｂ）を介して電源投入制御信号１３ａ−
１（又は１３ｂ−１）が電源制御装置５に送られてくる
と、電源制御装置５は電源制御インタフェース３５を介
して電源投入制御信号３５−１を入出力装置３ｂ、３ｃ
に送る。また、電源制御装置５は入出力装置３ｄに対し
て電源供給線３４によ多入力電源を供給する。
情報処理装置１ａ及び１ｂの電源切断によシ、電源制御
インタフェース１３ａ及び１３ｂを介して電源切断制御
信号１３ａ−２及び１３ｂ−２が電源制御装置５に送ら
れてくると、電源制御装置５は電源制御インタフェース
３５を介して電源切断制御信号３５−２を入出力装置３
ｂ 、３ｃに送る。また電源制御装置５は入出力装置３
ｄに対して電源供給線３４による入力電源の供給を停止
する。
インタフェース１３ａ及び１３ｂを介して電源切断制御
信号１３ａ−２及び１３ｂ−２が電源制御装置５に送ら
れてくると、電源制御装置５は電源制御インタフェース
３５を介して電源切断制御信号３５−２を入出力装置３
ｂ 、３ｃに送る。また電源制御装置５は入出力装置３
ｄに対して電源供給線３４による入力電源の供給を停止
する。
第４図は電源制御装置５の具体例を示す。電源投入制御
信号１３ａ−１，１３ｂ−１はＡＮＤ回路５２ａに供給
されると共に、ＡＮＤ回路５２ｂ、５２ｃにそれぞれ供
給され、更に例えばフリップフロップよシなる電源投入
／切断制御信号を保持するレジスタ５１ａ、５１ｂの各
セット端子Ｓへ供給される。一方、電源切断制御信号１
３ａ−２，１３ｂ−２はそれぞれレジスタ５１ａ、５１
ｂの各リセット端子Ｒへ供給されると共に、ＡＮＤ回路
５３ａ。
信号１３ａ−１，１３ｂ−１はＡＮＤ回路５２ａに供給
されると共に、ＡＮＤ回路５２ｂ、５２ｃにそれぞれ供
給され、更に例えばフリップフロップよシなる電源投入
／切断制御信号を保持するレジスタ５１ａ、５１ｂの各
セット端子Ｓへ供給される。一方、電源切断制御信号１
３ａ−２，１３ｂ−２はそれぞれレジスタ５１ａ、５１
ｂの各リセット端子Ｒへ供給されると共に、ＡＮＤ回路
５３ａ。
５３ｂにそれぞれ供給され、更にＡＮＤ回路５３０に同
時に供給される。レジスタ５１＆、５１ｂの各Ｑ出力は
その反転信号としてＡＮＤ回路５２Ｃ２５２ｂに供給さ
れると共にＡＮＤ回路５３ｂ。
時に供給される。レジスタ５１＆、５１ｂの各Ｑ出力は
その反転信号としてＡＮＤ回路５２Ｃ２５２ｂに供給さ
れると共にＡＮＤ回路５３ｂ。
５３ａに供給され、更に反転されることな（ＯＲ回路５
６へ供給される。ＡＮＤ回路５２ ａ 、５２ｂ、５２
Ｃの各出力はＯＲ回路５４へ供給され、その出力は電源
投入制御信号３５−１となり、ＡＮＤ回路５３ａ、５３
ｂ、５３ｃの各出力はＯＲ回路５５へ供給され、その出
力は電源切断制御信号３５−２となる。ＯＲ回路５６の
出力はリレー回路５７へ供給され、リレー回路５７は入
力電源線３４゜４０間の接続−切断を制御する。
６へ供給される。ＡＮＤ回路５２ ａ 、５２ｂ、５２
Ｃの各出力はＯＲ回路５４へ供給され、その出力は電源
投入制御信号３５−１となり、ＡＮＤ回路５３ａ、５３
ｂ、５３ｃの各出力はＯＲ回路５５へ供給され、その出
力は電源切断制御信号３５−２となる。ＯＲ回路５６の
出力はリレー回路５７へ供給され、リレー回路５７は入
力電源線３４゜４０間の接続−切断を制御する。
第１の発明の実施例はレジスタ５１ ａ 、 ５ ｌ
ｂ。
ｂ。
回路５２ａ、５２ｂ、５２ｃ、５３ａ、５３ｂ。
５３ｃ、５４．５５で構成され、第２の発明の実施例は
レジスタ５１ａ、５１ｂｓ回路５６、リレー回路５７で
構成される。
レジスタ５１ａ、５１ｂｓ回路５６、リレー回路５７で
構成される。
第５図は第４図の動作例を示すタイムチャートである。
情報処理装置１ａから時点ｔ１に電源投入制御信号（ｘ
３ａ−１）が送られてくると、レジスタ５１ａがセット
され、この時レジスタ５１ｂがリセット、すなわち情報
処理装置１ｂからの電源投入制御信号１３ｂ−１を受取
っていないならば、り路５２ｂ、５４を介して入出力装
置３ｂ 、３ｃに対して電源投入制御信号３５−１を出
す。また、レジスタ５１ａがセットされると、回路５６
を介してリレー回路５７がオン（閉塞）することによシ
ミ源供給線４０と３４が接続され、入出力装置３ｄに対
して入力電源が供給される。
３ａ−１）が送られてくると、レジスタ５１ａがセット
され、この時レジスタ５１ｂがリセット、すなわち情報
処理装置１ｂからの電源投入制御信号１３ｂ−１を受取
っていないならば、り路５２ｂ、５４を介して入出力装
置３ｂ 、３ｃに対して電源投入制御信号３５−１を出
す。また、レジスタ５１ａがセットされると、回路５６
を介してリレー回路５７がオン（閉塞）することによシ
ミ源供給線４０と３４が接続され、入出力装置３ｄに対
して入力電源が供給される。
情報処理装置１ｂから時点ｔ２に電源投入制御信号１３
ｂ−１が送られて来ると、レジスタ５１ｂがセットされ
る。この時、すでにレジスタ５１ａがセット状態ならば
、回路５２ｃによシミ源投入制御信号１３ｂ−１は抑止
されるため、電源投入状態にある入出力装置３ｂ、３ｃ
に対し再び電源投入制御信号を送り擾乱を与えることを
防ぐことができる。
ｂ−１が送られて来ると、レジスタ５１ｂがセットされ
る。この時、すでにレジスタ５１ａがセット状態ならば
、回路５２ｃによシミ源投入制御信号１３ｂ−１は抑止
されるため、電源投入状態にある入出力装置３ｂ、３ｃ
に対し再び電源投入制御信号を送り擾乱を与えることを
防ぐことができる。
情報処理装置１ｂから時点ｔ３に電源切断制御信号１３
ｂ−２が送られてくると、レジスタ５１ｂがリセットさ
れる。この時、レジスタ５１ａがセット状態、すなわち
情報処理装置１ａからの電源切断制御信号１３ａ−２を
まだ受取っていないならば、回路５３ｂによシミ源切断
制御信号１３ｂ−２は抑止されるため、入出力装置３ｂ
、３ｃに対して電源切断制御信号３５−２は送出されな
い。
ｂ−２が送られてくると、レジスタ５１ｂがリセットさ
れる。この時、レジスタ５１ａがセット状態、すなわち
情報処理装置１ａからの電源切断制御信号１３ａ−２を
まだ受取っていないならば、回路５３ｂによシミ源切断
制御信号１３ｂ−２は抑止されるため、入出力装置３ｂ
、３ｃに対して電源切断制御信号３５−２は送出されな
い。
情報処理装置１ａからその後の時点ｔ４に電源切断制御
信号１３ａ−２が送られてくると、レジスタ５１ａがリ
セットされる。この時レジスタ５１ｂがリセット状態、
すなわち情報処理装置１ｂからの電源切断制御信号１３
ｂ−２をすでに受取っているから、回路５３ａ、５５を
介して入出力装置３ｂ、３ｃに対し、′電源切断制御信
号３５−２を送出する。また、回路５６を介してリレー
回路“５７がオフ（開放）し、電源供給線４０と３４を
切断することによシ、入出力装置３ｄに対して入力電源
の供給を停止する。
信号１３ａ−２が送られてくると、レジスタ５１ａがリ
セットされる。この時レジスタ５１ｂがリセット状態、
すなわち情報処理装置１ｂからの電源切断制御信号１３
ｂ−２をすでに受取っているから、回路５３ａ、５５を
介して入出力装置３ｂ、３ｃに対し、′電源切断制御信
号３５−２を送出する。また、回路５６を介してリレー
回路“５７がオフ（開放）し、電源供給線４０と３４を
切断することによシ、入出力装置３ｄに対して入力電源
の供給を停止する。
〈効 果〉
このように第１の発明の実施例によシ、−組の電源制御
インタフェースしか持たない入出力装置３ｂ、３ｃに対
し、複数の情報処理装置１ａ、ｌｂから電源投入／切断
指示が行える。
インタフェースしか持たない入出力装置３ｂ、３ｃに対
し、複数の情報処理装置１ａ、ｌｂから電源投入／切断
指示が行える。
また第２の発明の実施例により電源制御インタフェース
を持たない入出力装置３ｄに対しては１、複数の情報処
理装置１ ａ 、ｌ ｂからの電源投入／切断指示で入
出力装置の電源投入／切断を行うことができる。
を持たない入出力装置３ｄに対しては１、複数の情報処
理装置１ ａ 、ｌ ｂからの電源投入／切断指示で入
出力装置の電源投入／切断を行うことができる。
前記実施例では、いずれか一方の情報処理装置から電源
投入制御信号を受取った時入出力装置の電源投入を行い
、両方の情報処理装置から電源切断制御信号を受取った
時入出力装置の電源を切断することとしたが、回路５２
ａ〜５２ｃ 、５３ａ〜５３ｃ 、５４〜５５の組合せ
を変えることによシ、入出力装置の電源投入／切断を行
う条件を変えることができる。また、レジスタ５１を増
設することによシ、情報処理装置台数を３台以上に増す
ことも可能である。この発明の電源制御装置は一つの独
立した装置とせず、他の装置例えば情報処理装置、入出
力切替装置、入出力切替装置の切替制御を行う切替制御
装置等に内蔵することもできる。
投入制御信号を受取った時入出力装置の電源投入を行い
、両方の情報処理装置から電源切断制御信号を受取った
時入出力装置の電源を切断することとしたが、回路５２
ａ〜５２ｃ 、５３ａ〜５３ｃ 、５４〜５５の組合せ
を変えることによシ、入出力装置の電源投入／切断を行
う条件を変えることができる。また、レジスタ５１を増
設することによシ、情報処理装置台数を３台以上に増す
ことも可能である。この発明の電源制御装置は一つの独
立した装置とせず、他の装置例えば情報処理装置、入出
力切替装置、入出力切替装置の切替制御を行う切替制御
装置等に内蔵することもできる。
以上説明したように、この発明によシミ源制御インタフ
ェースを一組しか持たない入出力装置、あるいは電源制
御インタフェースを持たない入出力装置の電源投入／切
断を複数の情報処理装置からの電源投入／切断指示によ
って行えるため、情報処理システムの運転の省力化／自
動化が図れる。
ェースを一組しか持たない入出力装置、あるいは電源制
御インタフェースを持たない入出力装置の電源投入／切
断を複数の情報処理装置からの電源投入／切断指示によ
って行えるため、情報処理システムの運転の省力化／自
動化が図れる。
第１図及び第２図はそれぞれ従来の情報処理システムを
示すブロック図、第３図はこの発明による情報処理シス
テムの電源制御装置の実施例を示すブロック図、第４図
は電源制御装置の具体例を示す回路図、第５図は第４図
の装置の動作例を示すタイムチャートである。 １ ａ Ｈ１ｂ ：情報処理装置、２ａ〜２ｄ：入出力
切替装置、３ａ〜３ｄ：入出力装置、４：分電盤、５：
電源制御装置、１２ａ、１２ｂ：Ｉ１０インタフェース
、１３ａ、１３ｂ、３５：電源制御インタフェース、４
０，３４：入力電源供給線、５ｉ ａ ＋ ５１ ｂ
：情報処理装置からの電源投入／切断指示を保持するレ
ジスタ、５２ａ 〜５２ｃ、５３ａ 〜５３ｃ：ＡＮＤ
回路、５４．５５，５６：ＯＲ回路、５７：リレー回路
。 特許出願人 日本電信電話公社 代理人草野 卓 ７１７１ 図 ７３図 井４図
示すブロック図、第３図はこの発明による情報処理シス
テムの電源制御装置の実施例を示すブロック図、第４図
は電源制御装置の具体例を示す回路図、第５図は第４図
の装置の動作例を示すタイムチャートである。 １ ａ Ｈ１ｂ ：情報処理装置、２ａ〜２ｄ：入出力
切替装置、３ａ〜３ｄ：入出力装置、４：分電盤、５：
電源制御装置、１２ａ、１２ｂ：Ｉ１０インタフェース
、１３ａ、１３ｂ、３５：電源制御インタフェース、４
０，３４：入力電源供給線、５ｉ ａ ＋ ５１ ｂ
：情報処理装置からの電源投入／切断指示を保持するレ
ジスタ、５２ａ 〜５２ｃ、５３ａ 〜５３ｃ：ＡＮＤ
回路、５４．５５，５６：ＯＲ回路、５７：リレー回路
。 特許出願人 日本電信電話公社 代理人草野 卓 ７１７１ 図 ７３図 井４図
Claims (2)
- （１）複数の情報処理装置及び少なくとも一つの入出力
装置とのインタフェースを設けた電源制御装置において
、上記情報処理装置ごとに設けられ、対応する情報処理
装置から電源投入指示を受取るとそのことが保持され対
応する情報処理装置から電源切断指示を受取ると、その
電源投入指示の保持状態が解除される複数のレジスタと
、これらレジスタのすべてが電源投入指示を保持してな
い状態で、１つが電源投入指示を受取ると、上記入出力
装置に対して電源投入制御信号を送出する手段と、上記
レジスタのすべてが電源投入指示保持が解除された状態
になると上記入出力装置に対して電源切断制御信号を送
出する手段とを具備する情報処理システムの電源制御装
置。 - （２） 複数の情報処理装置及び少なくとも一つの入
出力装置とのインタフェースを設けた電源制御装置にお
いて、上記情報処理装置ごとに設けられ、対応する情報
処理装置から電源投入指示を受取るとそのことが保持さ
れ、対応する情報処理装置から電源切断指示を受取ると
、その電源投入指示の保持状態が解除される複数のレジ
スタと、これらレジスタの１つでも電源投入指示の保持
状態にある間は上記入出力装置に対して入力電源を供給
する手段とを具備する情報処理システムの電源制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104502A JPS59229632A (ja) | 1983-06-10 | 1983-06-10 | 情報処理システムの電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104502A JPS59229632A (ja) | 1983-06-10 | 1983-06-10 | 情報処理システムの電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229632A true JPS59229632A (ja) | 1984-12-24 |
Family
ID=14382279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104502A Pending JPS59229632A (ja) | 1983-06-10 | 1983-06-10 | 情報処理システムの電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229632A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50115744A (ja) * | 1974-02-21 | 1975-09-10 | ||
| JPS5665223A (en) * | 1979-10-31 | 1981-06-02 | Fujitsu Ltd | Electric power supply control system |
| JPS57101920A (en) * | 1980-12-18 | 1982-06-24 | Fujitsu Ltd | System electric power control system |
| JPS5812033A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 電源自動集中管理装置 |
-
1983
- 1983-06-10 JP JP58104502A patent/JPS59229632A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50115744A (ja) * | 1974-02-21 | 1975-09-10 | ||
| JPS5665223A (en) * | 1979-10-31 | 1981-06-02 | Fujitsu Ltd | Electric power supply control system |
| JPS57101920A (en) * | 1980-12-18 | 1982-06-24 | Fujitsu Ltd | System electric power control system |
| JPS5812033A (ja) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | 電源自動集中管理装置 |
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