JPS5923612A - 圧電共振子の製造方法 - Google Patents
圧電共振子の製造方法Info
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- JPS5923612A JPS5923612A JP13334982A JP13334982A JPS5923612A JP S5923612 A JPS5923612 A JP S5923612A JP 13334982 A JP13334982 A JP 13334982A JP 13334982 A JP13334982 A JP 13334982A JP S5923612 A JPS5923612 A JP S5923612A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
- H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
- H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンウェハーなどの基板士に圧電性薄膜を
形成するとともに圧電性薄膜と対向するシリコンウェハ
ーの他面に異方性エツチング処理で凹部を形成した、バ
ルク波を利用した高周波用圧電共振子の製造方法に関す
る。
形成するとともに圧電性薄膜と対向するシリコンウェハ
ーの他面に異方性エツチング処理で凹部を形成した、バ
ルク波を利用した高周波用圧電共振子の製造方法に関す
る。
このような圧電共振子は、ｊ’ｙｕＮ、ｕＡＭ４ｒＮＴ
ｈＬＭＯＤＥ ＶＨＦ／ＵＨＦ ＢＵＬＫ ＡＯＯＵＳ
ＴＩＣｗｈｖｒ。
ｈＬＭＯＤＥ ＶＨＦ／ＵＨＦ ＢＵＬＫ ＡＯＯＵＳ
ＴＩＣｗｈｖｒ。
ＲＦｉＳＯＮＡＴＯＲ８ＡＮＤ Ｆ工ＬＴ用、ＦＥＩ
ＯＮ ８工ＬＩ−０ＯＮＪ Ｈ’８０ ＵＬＴ
ＲＡ８ＯＮｌＣ日ＹＭＰＯ８ＩＵＭＰ、８２９〜８５３
や「ｚｎｏ／ＳｉＯｔ−ＤＩＡＰ）ＩＲＡＧＭｏｏＭＰ
ＯＥＩＩＴｌｎ １１８ＯＮＡＴＯＦ ＯＮ Ａ
８工り工０ＯＮＷＡＦＢＩＩＪ ＥＬＩ！ｔＯＴ
ＦＯＮ工Ｏ８ＬＦｉＴＴ］Ｉｎｓ ９ｔｈＪｕｌｙ
１９８１ ｖｏｌ、１７ Ｎｏ、１４ Ｆ、５０７〜
５０９に開示されており、第１図および第２図に示す構
造をとる。
ＯＮ ８工ＬＩ−０ＯＮＪ Ｈ’８０ ＵＬＴ
ＲＡ８ＯＮｌＣ日ＹＭＰＯ８ＩＵＭＰ、８２９〜８５３
や「ｚｎｏ／ＳｉＯｔ−ＤＩＡＰ）ＩＲＡＧＭｏｏＭＰ
ＯＥＩＩＴｌｎ １１８ＯＮＡＴＯＦ ＯＮ Ａ
８工り工０ＯＮＷＡＦＢＩＩＪ ＥＬＩ！ｔＯＴ
ＦＯＮ工Ｏ８ＬＦｉＴＴ］Ｉｎｓ ９ｔｈＪｕｌｙ
１９８１ ｖｏｌ、１７ Ｎｏ、１４ Ｆ、５０７〜
５０９に開示されており、第１図および第２図に示す構
造をとる。
第１図の共振子は、シリコンウエノ・−１の一方面１ａ
上から所定の深さだけボロン等をドープしたく記号２で
示す）のち、他方面１ｂを異方性エツチング処理にて凹
部３を形成し゛〔シリコンウェハー１に厚みの薄い部分
（ダイアフラムハＣを構成し、次１へてシリコンウェハ
ー１の一方面１ａ上にダイアフラム１Ｃ上を含んでＡｔ
’などを蒸着し゛〔下部電極４を形成し、この１＃Ｌ極
４を含むシリコンウェハー１上にスパッタリングなどに
よりＺｎＯなどの圧電性薄膜５を形成し、さらに圧電性
薄膜５上に少なくとも下部゛電極４と対向させｒＡ１な
どを蒸着し゛Ｃ上部電極６を形成したもので、電極４゜
６間にｒｌｌ倍信号加え゛Ｃ圧電性薄膜５の１に１軍効
果によりその薄膜５を振動させることにより、圧電性薄
膜５とシリコンウェハー１のダイアフラム１Ｃとの複合
体を振動させ、その複合体の厚みＪ辰動を利用し゛Ｃ１
０Ｃ１０Ｏ以上の高周波数領域で有利ＫＴｉｂ作させ得
るものである。
上から所定の深さだけボロン等をドープしたく記号２で
示す）のち、他方面１ｂを異方性エツチング処理にて凹
部３を形成し゛〔シリコンウェハー１に厚みの薄い部分
（ダイアフラムハＣを構成し、次１へてシリコンウェハ
ー１の一方面１ａ上にダイアフラム１Ｃ上を含んでＡｔ
’などを蒸着し゛〔下部電極４を形成し、この１＃Ｌ極
４を含むシリコンウェハー１上にスパッタリングなどに
よりＺｎＯなどの圧電性薄膜５を形成し、さらに圧電性
薄膜５上に少なくとも下部゛電極４と対向させｒＡ１な
どを蒸着し゛Ｃ上部電極６を形成したもので、電極４゜
６間にｒｌｌ倍信号加え゛Ｃ圧電性薄膜５の１に１軍効
果によりその薄膜５を振動させることにより、圧電性薄
膜５とシリコンウェハー１のダイアフラム１Ｃとの複合
体を振動させ、その複合体の厚みＪ辰動を利用し゛Ｃ１
０Ｃ１０Ｏ以上の高周波数領域で有利ＫＴｉｂ作させ得
るものである。
上述した圧電共据子は、シリコンウエノ・−１に異方性
エツチング処理を施し”［Ｅｌｌのダイアフラム１Ｃを
作成したのち、下部’ｆＫ、極ａ、圧電性薄膜５および
上部電極６を形成するようにしＣＩＱる。
エツチング処理を施し”［Ｅｌｌのダイアフラム１Ｃを
作成したのち、下部’ｆＫ、極ａ、圧電性薄膜５および
上部電極６を形成するようにしＣＩＱる。
しかし、そのダイアフラム１Ｃけ厚みが数μｍで機械的
強度が弱いものであるから、ダイアフラム１Ｃ作成後の
超音波洗浄の工程、上、下部ｔｔ！、）Ｍや圧′ｔは性
薄膜形成の工程におＬＱ−（，１１１：産的に処理する
とダイアフラム１Ｃが破損する率が高−〇と（＾う事実
が見１＾出された。しかも、後工程だけでなく、異方性
エツチング処理を施す際にもダイアフラム１Ｃが破損し
、シリコンウェハー１が使用不能になる率も高く、全体
とし°Ｃの破損する率は非常に高いものである。゛また
、上記した構造では、工程を逆転させ′〔、圧電性薄膜
５を形成したのちダイアフラム１Ｃを作成しようとした
場合、異方性エツチング処理時に圧電性薄膜５や電極４
，６が、ビロカテロール、エチレンジアミンおよヒ水か
らなるｔ方性エツチング液におかされ圧電機能を果たさ
なくなる。
強度が弱いものであるから、ダイアフラム１Ｃ作成後の
超音波洗浄の工程、上、下部ｔｔ！、）Ｍや圧′ｔは性
薄膜形成の工程におＬＱ−（，１１１：産的に処理する
とダイアフラム１Ｃが破損する率が高−〇と（＾う事実
が見１＾出された。しかも、後工程だけでなく、異方性
エツチング処理を施す際にもダイアフラム１Ｃが破損し
、シリコンウェハー１が使用不能になる率も高く、全体
とし°Ｃの破損する率は非常に高いものである。゛また
、上記した構造では、工程を逆転させ′〔、圧電性薄膜
５を形成したのちダイアフラム１Ｃを作成しようとした
場合、異方性エツチング処理時に圧電性薄膜５や電極４
，６が、ビロカテロール、エチレンジアミンおよヒ水か
らなるｔ方性エツチング液におかされ圧電機能を果たさ
なくなる。
第２図のものは、シリコンウエノＳ−７の一方面上に８
１０．の膜８を形成し、他方面に異方性エツチング処理
を施し゛（ＥｌｉＯ，膜８まで達する凹部９を形成する
ことにより８１０．ダイアフラム８ａを作成したのち、
第１図のものと同様に下部電極４１圧電性薄膜５および
上部ｔ、ＩＭ６を順次形成するようにしたものである。
１０．の膜８を形成し、他方面に異方性エツチング処理
を施し゛（ＥｌｉＯ，膜８まで達する凹部９を形成する
ことにより８１０．ダイアフラム８ａを作成したのち、
第１図のものと同様に下部電極４１圧電性薄膜５および
上部ｔ、ＩＭ６を順次形成するようにしたものである。
この圧電共振子の製造方法も８１０．のダイアフラム８
ａが破損しやす１Ｑという欠点がある。
ａが破損しやす１Ｑという欠点がある。
第３図は、既に本件出願人が提案したもので、一方面上
から所定深さだけボロン等をドープした（記号１１で示
す）シリコンウニ、−−１０の一方向ＶＣ８ｉＯ，膜１
２を形成し、他方面を異方性エツチング処理し・〔ドー
プ層まで凹部１３を形成することにより、Ｓｉとｓｉｏ
、の二層構造からなるダイアフラム１４を作成したのち
、第１図のものと同様に下部電極４、圧’ｔ（１，性薄
膜５および上部７１ｔ（執が破損しやす一＾という欠点
がある。
から所定深さだけボロン等をドープした（記号１１で示
す）シリコンウニ、−−１０の一方向ＶＣ８ｉＯ，膜１
２を形成し、他方面を異方性エツチング処理し・〔ドー
プ層まで凹部１３を形成することにより、Ｓｉとｓｉｏ
、の二層構造からなるダイアフラム１４を作成したのち
、第１図のものと同様に下部電極４、圧’ｔ（１，性薄
膜５および上部７１ｔ（執が破損しやす一＾という欠点
がある。
本発明は、上述した従来技術の欠点を除去したもので、
ダイアフラムの破損を少なくして、収率を向上させ得る
製造方法を提供することを目的とする。
ダイアフラムの破損を少なくして、収率を向上させ得る
製造方法を提供することを目的とする。
以下、本発明の実施例を図面を参照しつつ詳述する。
第４図を参照しＣ１まず、一方面２ＯＮから所定深さま
でボロンなどをドープした（ドープ層を２１で示す）シ
リコンウエノ５−２０を用意する。
でボロンなどをドープした（ドープ層を２１で示す）シ
リコンウエノ５−２０を用意する。
（同図（ａ））このシリコンウエノ・−２０の一方向２
０ａ上に、８１とは逆付号の温度特性をもつ８１０１ｇ
２２ ヲスパッタリング、イオンブレーティング、ＯＶ
Ｄなどで形成する。（同図（ｂ））次（八で、８１０、
膜２２上に、ｈｅ、Ｏｕ、Ａｇ５Ａｕなどの金属を蒸着
して下部電極２６を形成し、この下部電極２３を含む５
１０２膜２２上に、スパッタリング、イオンプレーディ
ング、ＣｖＤなどの方法によシ圧電性のＺｎＯ膜２膜外
４成し、さらに、下部電極２６と一部を対向させ°（Ｚ
ｎＯ膜２膜上４上Ｓ１０！膜２２上にかけ’ＣＡ １７
、Ｏｕ、Ａｇ、Ａｕなどからなる上部電極２５を蒸着等
によシ形成する。（同図（→）次に次工程で利用する異
方性エツチング液におかされない、ＡＩ、Ｏｊ、Ｓｉ、
Ｎ４．Ｓｉｎ、などからなるｕｍ体膜２６を、ＺｎＯ膜
２膜外４、下部電極２３．２５の全体の覆うよう罠、ス
パッタリング、イオンブレーティング、ＯＶＤ等により
形成する。（同図（４））この誘電体膜２６の形成後に
、シリコンウェハー２０の他方面２０ｂを、例えばピロ
カテロール、エチレンジアミン、水からなるエツチング
液によυ異方性エツチング処理し′〔、ドープ層２１ま
で凹部２７を形成する。（同図（ｅ））次に、 銹４体
膜２６の一部をエツチングし′〔上、下部電極２５．２
５を露出させ、コンタクトホール２８．２９を形成する
。（同図（ｅ））なお、ドープ層２１ 、Ｓｉｎ、膜２
２ＺｎＯ膜２４は（八ずれも厚みが数１１ｍと非常に薄
く、また凹部はＩｒｎｍ角以下の非常に小さいものであ
り、一方、シリコンウェハー２０は通常直径数インチの
ものヲ用１．、シリコンウェハー２０上に多数の共振子
を一括し゛〔作成し、個々の共振子に切出し・〔１＾く
ものである。
０ａ上に、８１とは逆付号の温度特性をもつ８１０１ｇ
２２ ヲスパッタリング、イオンブレーティング、ＯＶ
Ｄなどで形成する。（同図（ｂ））次（八で、８１０、
膜２２上に、ｈｅ、Ｏｕ、Ａｇ５Ａｕなどの金属を蒸着
して下部電極２６を形成し、この下部電極２３を含む５
１０２膜２２上に、スパッタリング、イオンプレーディ
ング、ＣｖＤなどの方法によシ圧電性のＺｎＯ膜２膜外
４成し、さらに、下部電極２６と一部を対向させ°（Ｚ
ｎＯ膜２膜上４上Ｓ１０！膜２２上にかけ’ＣＡ １７
、Ｏｕ、Ａｇ、Ａｕなどからなる上部電極２５を蒸着等
によシ形成する。（同図（→）次に次工程で利用する異
方性エツチング液におかされない、ＡＩ、Ｏｊ、Ｓｉ、
Ｎ４．Ｓｉｎ、などからなるｕｍ体膜２６を、ＺｎＯ膜
２膜外４、下部電極２３．２５の全体の覆うよう罠、ス
パッタリング、イオンブレーティング、ＯＶＤ等により
形成する。（同図（４））この誘電体膜２６の形成後に
、シリコンウェハー２０の他方面２０ｂを、例えばピロ
カテロール、エチレンジアミン、水からなるエツチング
液によυ異方性エツチング処理し′〔、ドープ層２１ま
で凹部２７を形成する。（同図（ｅ））次に、 銹４体
膜２６の一部をエツチングし′〔上、下部電極２５．２
５を露出させ、コンタクトホール２８．２９を形成する
。（同図（ｅ））なお、ドープ層２１ 、Ｓｉｎ、膜２
２ＺｎＯ膜２４は（八ずれも厚みが数１１ｍと非常に薄
く、また凹部はＩｒｎｍ角以下の非常に小さいものであ
り、一方、シリコンウェハー２０は通常直径数インチの
ものヲ用１．、シリコンウェハー２０上に多数の共振子
を一括し゛〔作成し、個々の共振子に切出し・〔１＾く
ものである。
本実施例によれば、シリコンウェハー２０、Ｓ１０を膜
２２、ｚｎＯ膜２４、上、下部電極２３．２５からなる
多層構造の状態で異方性エツチング処理を施すようにし
、しかもドープ層２１に５１０２膜２２が接着され、こ
の５ｉｎｊ膜２２にＺｎＯ膜２膜外４が接着され、かつ
その接着がスパッタリングなどで強固になされＣ（へる
ので、異方性エツチング処理時にドープ層２１や５１０
２膜２２のダイアフラムの部分が破損する率が非常に少
なくなる。また、ダイアフラムがドープ層２１、Ｓｉ０
，１摸２２、ＺｎＯ膜２膜外４層構造でｆｉｌ成され、
かつ異方性エツチング処理しｆｃ後の工程数が少なくな
るので、後工程における破損の確率が大ｒｌＪに小さく
なる。
２２、ｚｎＯ膜２４、上、下部電極２３．２５からなる
多層構造の状態で異方性エツチング処理を施すようにし
、しかもドープ層２１に５１０２膜２２が接着され、こ
の５ｉｎｊ膜２２にＺｎＯ膜２膜外４が接着され、かつ
その接着がスパッタリングなどで強固になされＣ（へる
ので、異方性エツチング処理時にドープ層２１や５１０
２膜２２のダイアフラムの部分が破損する率が非常に少
なくなる。また、ダイアフラムがドープ層２１、Ｓｉ０
，１摸２２、ＺｎＯ膜２膜外４層構造でｆｉｌ成され、
かつ異方性エツチング処理しｆｃ後の工程数が少なくな
るので、後工程における破損の確率が大ｒｌＪに小さく
なる。
上記実施例におい゛〔、下部１１イ極２３および上部電
極２５を、異方性エツチング液におかされな−へＡｕｌ
Ａｇ、Ｏｕ、Ｔａ、Ｏｒなどの金属材料で形成し、誘電
体膜２６の形成時に両電極２３．２５の一部を露出させ
Ｃおくと、コンタクトホールが不要となる。
極２５を、異方性エツチング液におかされな−へＡｕｌ
Ａｇ、Ｏｕ、Ｔａ、Ｏｒなどの金属材料で形成し、誘電
体膜２６の形成時に両電極２３．２５の一部を露出させ
Ｃおくと、コンタクトホールが不要となる。
第５図は他の実施例を示し、上記実施例との相違点は、
第１図のものに相当する構造であつ゛Ｃ１異方性エツチ
ング処理の後から誘電体膜２６をエツチングし“〔除去
するようにしたものである。すなわち、ドープ層２１を
形成したどりコンウエノ・−２０を用意しく第５図（ａ
）） 、ウエノ・−２０上に下部１１ｔ４Ｍ２３．、Ｚ
ｎ０ＩＩａｆ２４、上部電極２５を形成した（同図（ｂ
））のち、誘電体膜２６を形成しく同図（ｃ））、その
後に、異方性エツチング処理を施し°Ｃ四部２７を形成
しく同図（→）、次−＾で選択エツチングを施し゛Ｃ誘
電体膜２６のみを除去する。（同図（θ））本実施例も
上記実施例と同様の効果が得られる。
第１図のものに相当する構造であつ゛Ｃ１異方性エツチ
ング処理の後から誘電体膜２６をエツチングし“〔除去
するようにしたものである。すなわち、ドープ層２１を
形成したどりコンウエノ・−２０を用意しく第５図（ａ
）） 、ウエノ・−２０上に下部１１ｔ４Ｍ２３．、Ｚ
ｎ０ＩＩａｆ２４、上部電極２５を形成した（同図（ｂ
））のち、誘電体膜２６を形成しく同図（ｃ））、その
後に、異方性エツチング処理を施し°Ｃ四部２７を形成
しく同図（→）、次−＾で選択エツチングを施し゛Ｃ誘
電体膜２６のみを除去する。（同図（θ））本実施例も
上記実施例と同様の効果が得られる。
上記各実施例では圧電性ｒＷ膜とし°〔ＺｎＯ膜を例示
しＣいるが、本発明によればＡｅＮ、ｃａｓなど他の圧
電性薄膜を用（八°〔もよい。また本発明における基板
は、ドープ層を作成したシリコンウェハー、８１０．膜
を形成したシリコンウェハー、あるＩ＾はドープ層を作
成しかつＳ１０！膜を形成したシリコンウェハーでもよ
く、要は少なくともシリコンウェハーを含む基板であれ
ばよい。さらに本発明では、特にシリコンウェハーにド
ープ層を作成 ′した場合には、そのドープ層を
下部電極とし°Ｃ動作させ、ＡＮ蒸着などによる１部電
極を省略することができる。
しＣいるが、本発明によればＡｅＮ、ｃａｓなど他の圧
電性薄膜を用（八°〔もよい。また本発明における基板
は、ドープ層を作成したシリコンウェハー、８１０．膜
を形成したシリコンウェハー、あるＩ＾はドープ層を作
成しかつＳ１０！膜を形成したシリコンウェハーでもよ
く、要は少なくともシリコンウェハーを含む基板であれ
ばよい。さらに本発明では、特にシリコンウェハーにド
ープ層を作成 ′した場合には、そのドープ層を
下部電極とし°Ｃ動作させ、ＡＮ蒸着などによる１部電
極を省略することができる。
本発明は、以上説明したように、異方性エツチング処理
前のシリコンウエノ・−をバむ基板上に圧電性薄膜など
を形成し、その圧電性薄膜を（夏うよに誘電体薄膜を形
成し、その陵から異方性エツチング処理し“〔ダイアフ
ラムを作成するようにし′Ｃいるので、ダイアフラムの
破損が著しく減少し、収率が向上する。
前のシリコンウエノ・−をバむ基板上に圧電性薄膜など
を形成し、その圧電性薄膜を（夏うよに誘電体薄膜を形
成し、その陵から異方性エツチング処理し“〔ダイアフ
ラムを作成するようにし′Ｃいるので、ダイアフラムの
破損が著しく減少し、収率が向上する。
第１図、第２図および第３図は従来の圧電共振子の断面
図、第４図は本発明に基づく製造方法の各工程の説明図
、第５図は他の製造方法の各工程の説明図である。 ２０はシリコンウェハー、２４は圧電性薄膜、２３．２
５は電極、２６は誘電体薄膜、２７は凹部である。 特許出願人 株式会社 村山製作所 第２図 躬３胆 第 ５ 図
図、第４図は本発明に基づく製造方法の各工程の説明図
、第５図は他の製造方法の各工程の説明図である。 ２０はシリコンウェハー、２４は圧電性薄膜、２３．２
５は電極、２６は誘電体薄膜、２７は凹部である。 特許出願人 株式会社 村山製作所 第２図 躬３胆 第 ５ 図
Claims (1)
- 【特許請求の範囲】 ヒ （１）少なく−ｆｆもシリコンウェハーを含む基板の一
方面上に、下部電極、圧電性薄膜および上部電極を順次
形成したのち、少なくとも圧電性薄膜を覆うように、異
方性エツチング液におかされな１へ誘電体薄膜を形成し
、次いで基板の他方面に異方性エツチング処理を施し′
Ｃ凹部を形成するようＫしたことを特徴とする圧電共振
子の製造方法。 （２）少なくともシリコンウェハーを含む基板の一方面
上に、下部電極、圧α性薄膜および上部電極を順次形成
したのち、これら下部電極、圧電性薄膜および上部７ト
極の全体を覆うように１異方性エツチンダ液におかされ
ない誘電体薄膜を形成し、次−へで、基板の他方面に異
方性エツチング処理を施し゛Ｃ四部を形成するとともに
、誘電体薄膜の一部にエツチング処理を処しＣ上、下部
電極の一部を露出させるようにしたことを特徴とする圧
電共振子の製造方法。 （８） 少なくともシリコンウエノ・−を含む基板の
一方面上に、下部ｉｔｔ極、圧電性薄膜および下部電極
を順次形成したのち、少なくとも圧電性薄膜を覆うよう
に、異方性エツチング液におかされな１へ誘電体薄膜を
形成し、次いで基板の他方面にゲ４方性エツチング処理
を施し”で四部を形成したのち、誘電体薄膜をエツチン
グ処理に・Ｃ除去するようにしたことを特徴とする圧電
共振子の製造方法。 （４）前記圧電性薄膜はＺｎＯ膜である特許請求の範囲
第（１）項、第（２）項または第（８）項記載の圧電共
振子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13334982A JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13334982A JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923612A true JPS5923612A (ja) | 1984-02-07 |
Family
ID=15102639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13334982A Pending JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923612A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174954U (ja) * | 1984-10-19 | 1986-05-21 | ||
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| US9859205B2 (en) | 2011-01-31 | 2018-01-02 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Semiconductor device having an airbridge and method of fabricating the same |
-
1982
- 1982-07-29 JP JP13334982A patent/JPS5923612A/ja active Pending
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