JPS592368A - プレ−ナ形半導体素子 - Google Patents

プレ−ナ形半導体素子

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JPS592368A
JPS592368A JP58093297A JP9329783A JPS592368A JP S592368 A JPS592368 A JP S592368A JP 58093297 A JP58093297 A JP 58093297A JP 9329783 A JP9329783 A JP 9329783A JP S592368 A JPS592368 A JP S592368A
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electrode
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  • Bipolar Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第一導電形の基板、基板の表面に平面状に埋
設された逆導電形の接触帯域、上記帯域の表面に露出す
る部分を被覆する制御電極、一表面上の絶縁層、基板の
縁部で絶縁層上に存在し、基板と電気的に接続された縁
部電極および基板縁部と帯域の間に配され平面状に表面
に埋設された逆導電形の保護リングとを備えたプレーナ
形半導体素子に関する。
〔従来技術とその問題点〕
西ドイツ国特詐出願公開＠　３０１２４３０号公報にお
いて第３図と関連してＭＩＳＦＥＴの形状でのこの種類
の半導体素子が記載されている。ＭＩＳＦＥＴおよび他
のプレーナ形半導体素子におけるよく知られた問題は、
最大阻止耐圧が空間電荷領域の湾曲のほかに半導体基板
の表面の状態にも依存することである。上面への影響は
種々の′ｌＩｉ類のパッシベーションｌ−によって防が
れる。空間電荷領域の湾曲は、特別な形状の界磁板、基
板縁部に設けられ、実質的に基板電位にある縁部電極お
よび縁部電極と平面状帯域の間に配された保護ＩＪソン
グよって有利な影響が与えられる。上記の措置は、等電
位線ができるだけ均一に分布されて基板表面を通じて外
に向って出ることを実現しなければならない。すなわち
、表面ば界強度が基板内部を通ずる所定の最大阻止紙圧
への近似が可能である程度まで平均化される。
しかし表向での阻止電圧分布がしばしば不安定であり、
そのことはパッシベーシ■ンｊー中に存在し、自由に動
くイオンの保護リングとの相互作用に帰せられることが
分かった。
〔発明の目的〕
本発明の目的は、上述の種類のプレーナ形半導体素子を
改良して平面状Ｗｉ城と基板縁部の間の基板の表面にお
ける強度分布が十分安定に維持されるようにすることで
ある。
〔発明のＭＡ） （５） 本発明は、少なくとも保護リングと上述の帯域の間で表
面に出る基板の部分が少なくとも一つの導体層によって
完全に被覆され、その導電層が基板の上述の部分から′
１気的に絶縁されており、千両状ＩＣ埋設された帯域と
電気的に接触されていることを特徴とする。
〔発明の実施例〕
本発明を第１図ないし第３図に関連した二、三の実施例
を引用して詳細に説明する。各図は三つのＭＩ８ＦＢ’
ｌ’の半導体素体の所属を示す。
第１図に示すＭＩＳ半導体素子は基板１を待ち、それは
強くドーピングされた層３とその上に例えばエピタキシ
ャル析出によって設けられた比較的弱くドーピングされ
た層２とからなる。基板１の表面には逆導電形の帯域４
が千両状だ埋設されている。、この帯域はＭＩ８半導体
素子のチャネル帯域である。チャネル帯域４には最初の
導電形の比較的高くドーピングされた帯域５が平面状に
埋設されている。この帯域はＭＩ８半導体素子のソース
領域を形成する。基板上には例えば網目に配置（６） された帯域４および５からなるセルの多数を配すること
もできる。示されたセルはその時基板の縁の近隣のセル
をあられす。
基板ｌの表面には、セル（４，５）と縁との間に基板と
逆導電形の二つの保護リング６．１０が配されている。
基板の表面は、例えば８１０ｇからなる絶縁層７によっ
て覆われている。絶縁層７の中には開口部が設けられ、
それを通じてセル４．５は導体層９によって接触されて
いる。保護リング６（１４体層１１によって、保護リン
グ１０は導体層１２に、よって接触されている。導体層
９は保護リンク６とチャネル帯域４の間で表面に銀山す
る基板１の部分を被覆し、この部分に対し電気的に絶縁
されている。
それは保護リング６にも重なることができる。それはセ
ル４．５の制御のために備えられたゲート電極δも被覆
する。第一の保護リング６とは導体層１１が接触し、そ
れは第二の保護リングｌＯと重なることができる。導体
層１１は保護リングｌＯと６の間で表面に出る基板ｌの
部分を被覆する。
導体層はこうして基板表向を外の自由に動くイオンに対
して遮蔽し、その結果表面ブレークダウン電圧をそのイ
オンによってもはや影響されなくすることができる。半
導体素子はこのとき、第一の保ｄ　ＩＪソングがチャネ
ル帯域４と、そのゲート電極がソース電位（地電位）に
ある導体層９であるｐチャネル横方向ＦｌｉｌＴを形成
しているように見なされることができる。当面の場合に
は図の中ＫＴ１で示されているｐチャネル横方向ＰＥＴ
のソース領域を第一の保１に帯域６が、ドレイン領域を
チャネル帯域４が形成する。セル４．５の制御のために
備えられたゲート電極８はＭＩＳＦＥＴが阻止状態の場
合に同様に地電位にあり、その給米導体層９とゲート電
極８はＴ１に対する共通のゲート電極と見なされること
ができる。第二の保ｆｉ　ＩＪソング０は第一の保護リ
ング６および導体層１１と共に第二のｐチャネル横方向
ＦＥＴ’Ｉ’２を形成する。相補形に構成された半導体
素子においてはＴＩおよびＴ２はｎチャネルＦＤ’ｌ’
である。両トランジスタＴｌ。
Ｔ２は直列に接続されている。
作用の説明のために、ＭＩ８半導体素子の電極に十ＵＤ
の電圧が印加されていると仮定しよう。　それによって
園示された径路を持つ等電位線の分布が形成される。こ
の−合基板の表面に１ｉ、直列接続された横方向ＦＥＩ
Ｔ、ＴＩおよびＴ２の双方に対するドレイン−ソース電
圧として働く電圧が形成される。第二の保護リングｌＯ
と基板の縁もしくは縁部電極１４の間に存在する基板の
部分は所定のブレークダウン電圧を持つツェナダイオー
ドと解釈することができる。そのブレ−クダウン電圧は
基板内部のブレークダウン電圧より小さい。図ではこれ
はツェナダイオード乙によって象徴されている。
トランジスタ１゛ｌおよびＴ２の直列接続回路に従って
電圧十ＵＤとツェナダイオードＺに加わる電圧の差電圧
が印加される。２に加わる電圧が例えば７００Ｖ”Ｃ’
あり、電圧＋ＵＤ　カ１００ｏ　Ｖ−Ｑアルｔ、にう１
；！’、表面ブレークダウンを阻止するためには、横方
向ＭＩ　８　ＦＥＴの直列接続回路はａｏｏ　ｖの差を
受は持たなければならない。
ｐチャネル横方向ＦＢＴの受は持ち得るそのような電圧
は、ゲート電極として働く導体Ｎ９および（９） １１がそれぞれトランジスタＴ２．ＴＩのドレイン領域
と接触しているから、ＦＥＴの入力電圧によって定まる
。入力電圧はまた絶縁層７の厚さＫよって定まる。導体
層９．１１および１２は例えばアルミニウムから成るの
がよい。電圧十ＵＤ　＝　１０００　Ｖ　、　５ｉ０２
の絶縁層７の２と３μｍの間の厚さによって、帯域２の
４０ないしく資）Ω釧のドーピングと８０ないし９０μ
ｍの厚さの場合に横方向ＦＩＴあたり１００ないし１５
０■の阻止電圧が得られる。基板の縁と保護帯域１Ｇの
間には、上述の基板ドーピングの場合Ｋ　７００　Ｖな
いしｓｏｏ　ｖの残留電圧を受は持つことができるため
に印ないし１００μｍの間隔が存在しなければならない
。
１８１図には二つの保護リングを有するＭＩＳ半導体素
子が示された。しかし、そのような半導体素子は一つだ
けあるいは二つよりも多い保護リングおよび導体層を装
備すること７もできる。幾つの保膜帯竣および導体層を
備えなければならないかは、横方向ＦＥＴの入力電圧と
縁部「ツェナダイオード」２のブレークダウン電圧との
和が、基板内（ｌＯ） 部のブレークダウン電圧よりも大きくなければならない
との要求に従う。基板の縁の近隣の保護リングに結合し
た別の導体／＃　１２は基板に縁への方向で重なり界磁
板として役立つ。それはさらに基板の縁への方向に引き
出され（１３）　、縁部電極１４と重なることもできる
。
第１図に示す実施例においては、横方向ＦＥＩＴのゲー
ト１ｉＦｊｉがそれぞれそのドレイン領域に短絡されて
いる。しかし横方向ＦＦ）Ｔを、そのゲート電極が対応
するソース帯域と短絡されているように構成することも
可曲である。そのような配置が第２図に示されている。
第一の保護リング６はそこではゲート電［８と重なる導
体層１６と接触している。セル４．５とは、その自体が
やはりゲート電極８と重なるがしかし導体層１６に対し
て絶縁されている導体層１５と接触している。第二の保
護リングｌＯは導体層１１と接触しており、それは保線
リング６およびｌＯによって形成される横方向ＦＥＩＴ
に対するゲート電極の機能だけを引き受ける場合に対し
ては第一の保護リング６に重ならなければならない。こ
の実施例の中で上述の横方向ＦＨＴのためのゲート電極
は導体層１７ならびに導体層１６と結合された界磁板１
９が一諸になって形成されている。
導体層１７はその場合界磁板１９と重なる。同様に横方
向ＦＥＴＴ１のためのゲート電極は、ゲート電極８なら
びにゲート電極８に重なる導体層１６から形成される。
重なり合う層はなるほど異なる電位にあるが、これはし
かしゲート電位、絶縁体の材料および厚さならびに基板
の表面に対する間隔が互いに合わせられる時には問題に
ならない。同様に導体層１７が緑に向いた側において第
二の保護リング１０および基板に重なる界磁板２０を備
えることができる。界磁板はドーピングされた多結晶シ
リコンからなるのが望ましい。界磁板によって表面電界
強度の平均化を達成できる。
横方向ＦＢ’Ｉ’のそれぞれが同じ電圧を受は持たねば
ならないならば、界磁板と保護リングとの間の横方向間
隔Ｘは縁に向かって減少しなげればならない。この間隔
は、横力向ＦＥＴＫかかる他のパラメータと一諸にパン
チスルー電圧を定める。それが第１図に示す実施例の中
の入力電圧より大きくなり得、その結果この解決が横方
向ＶＥＴあたりのより大きな電圧の加わることを許容す
る。
記入された方向に阻止電圧な印加した場合には、Ｔ１お
よびＴ２に電圧中ＵＤと縁と保護リングｌＯの間に存在
すると考支られもツェナダイオードに加わる電圧の差が
やはり加わる。横力向ＦＥＴに加わる電圧は、絶縁層の
厚さ、絶縁層の材料、帯域２の厚さｄおよびドーピング
ならびに印加される電圧ＵＤによって調整できる。上述
の間隔”１　＋”２　＋”Ｓは、例えば１５　、１０　
、６ないし８μｍの大きさに作成される。一般にそれは
酸化１厚さより少なくともｌＯの桁だけ小さくなげれば
ならない。
第３図には、横方向ＦＥＩＴのゲート電極があたかも一
部分はソース領域と、一部分はドレイン領域と短絡され
ているように説明することができる実施例を示す。ボさ
れたＭＩａＦｈＴは第三の保護リング２２０周りに拡張
されている。第二の保−リングＩＯは、Ｍ＋−の保護リ
ング６　Ｋも第三の保趙νング２２にも重なる導体層２
３と接触している。それによ（１３） って二つの横方向ＦＢ３Ｔ　Ｔ３およびＴ２が形成され
、一方第一の横方向ＦＥＴは第１図によるそれに相当す
る。保護リング６および２２はなお導体層２３もしくは
縁部電極１８が重なる界磁板５もしくはＵと結合されて
いてもよい。
図示された実施例は縦方向ＭＩ８ＦＥＴを示す。
本発明はしかし横方向ＭＩＳＦＥＴ、　　電界効果によ
って制御されるサイリスタおよびトライアックに対して
、あるいはバイポーラ導電機構を持つプレーナ構造に対
して一般に適用できる。
〔発明の効果〕
本発明はプレーナ形半導体素子の縁部に縁部電極、縁部
電極と素子本来の領域の間に保護リングを設けて空間電
荷領域の湾曲を改善して耐圧向上を図るものにおいて、
保護リンダと素子領域の間あるいは保護リング相互の間
に絶縁層を介して導体層を形成し、その導体層に電位を
与えてそれぞれを横方向ＰＥＴとして作用させることに
より半導体基板表面における電界強度分布を平均化させ
るもので、これによりプレーナ形半導体素子の一層（１
４） の安定した耐圧向上が可ｋｍ　Ｋなる。
【図面の簡単な説明】
第１図は本発明の一実施例の装部ｉＩｉ面図、第２図、
第３図はそれぞれ本発明の別の実施例の装部断面図であ
る。 ｌ・・・半導体基板、４・・・プに−す領域、６．１０
．２２・・・保護リング、７・・・絶縁ｊ−１８・・・
制御４１電＆、９゜ｎ　、　１３　、１６１１７　＃　
２３・・・導体層％１４　、１８・・・縁部電極、１９
゜２０　、２４　、２５・・・界磁板。 代理人的ｐ山　口　　巖 （１５） ＩＧ２

Claims (1)

  1. 【特許請求の範囲】 ｌ）第−導電形の基板、基板の表面に平面状に埋設され
    た逆導電形の接触帯域、上記帯域の表面に露出する部分
    を被覆する制御電極、−表面上の絶縁層、基板の縁部で
    絶縁層上に存在し基板と電気的に接続された縁部電極お
    よび基板縁部と帝埴の間に配され平面状に埋設された半
    導電形の保１１１Ｊングを備えたものにおいて、少なく
    とも保護リングと前記帯域の間で表直に出る基板の部分
    が少なくとも一つの導体層によって完全に被覆され、峡
    導体層が基板の前記の部分から電気的に絶縁されており
    、平面状に埋設された帯域と電気的に接触されているこ
    とを特徴とするプレーナ形半導体素子０ ２）特＃！ｆＭ求の範囲第１項記載の素子において、基
    板の前記の部分が唯一の導体層により被覆され、これが
    平面状に埋設された帯域に重なり合い、その帯域に対し
    て前記導体層が絶縁されたことを特徴とするプレーナ形
    半導体素子。 ３）特許請求の範囲第１項記載の素子において、基板の
    前記の部分が少なくとも二つの重なり合い互に電気的に
    絶縁された導体層によって被覆され、導体層の少なくと
    も一つが平面状に埋設された帯域の一つと電気的に接触
    しており、少なくとも他の導体層の一つに電位が印加で
    きることを特徴とするプレーナ形半導体素子。 ４）特許請求の範囲第３項記載の素子において、他の導
    体層がＭＩ８ＦＩｉｌＴのゲート電極によって形成され
    たことを特徴とするプレーナ形半導体素子。 ５）特許請求の範囲第３項記載の素子において、他の導
    体層が平面状に埋設された帯域と接触していることを特
    徴とするプレーナ形半導体素子。 ６）特許請求の範囲第１項記載の素子において、縁部電
    極と保護リングの間に少なくとも一つの逆導電形の保護
    リングが埋設され、保護リングの間で表面に出る基板の
    部分が少なくとも一つの導体層によって完全に被覆され
    、かつ該導体層が第一あるいは第二の保護リングと接触
    していることを特徴とするプレーナ形半導体素子。 ７）特許請求の範囲第６項記載の素子において、基板の
    前記の部分が二つの重なり合う良導性で互いに電気的に
    絶縁層により被損されており、一つの保ｆｉ　ＩＪソン
    グ、他の層が他の保護リングと接触していることを特徴
    とするプレーナ形半導体素子。 ８）％許請求の範囲第１項ないし第７項のいずれかに記
    載の素子において、素子ｊがＭＪ８半導半導子であって
    、保護リングと接触している導体層が基板に縁部電極に
    向いた側で電なり合う界磁板とそれぞれ結合されており
    、第一の保護リングの界磁板は第二の保護リングと接触
    している導体層に重なるがしかしそれに対して電気的に
    絶縁されたことを特徴とするプレーナ形半導体素子。 ９）％許請求の範囲第８項記載の素子において、縁部電
    極の近隣の保護リングの界磁板が縁部電極と重なってお
    り、それに対して電気的に絶縁されたことを特徴とする
    プレーナ形半導体素子。 １０）特許請求の範囲第１項ないし第９項のいずれかに
    記載の水子において、導体層がアルミニウムから、界磁
    板がドーピングされた多結晶からなることを特徴とする
    プレーナ形半導体素子。
JP58093297A 1982-05-28 1983-05-26 プレ−ナ形半導体素子 Expired - Lifetime JP2533469B2 (ja)

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DE3220250.4 1982-05-28

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JPS592368A true JPS592368A (ja) 1984-01-07
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