JPS59245A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPS59245A JPS59245A JP10840582A JP10840582A JPS59245A JP S59245 A JPS59245 A JP S59245A JP 10840582 A JP10840582 A JP 10840582A JP 10840582 A JP10840582 A JP 10840582A JP S59245 A JPS59245 A JP S59245A
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- Japan
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- signal
- words
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H20/00—Arrangements for broadcast or for distribution combined with broadcast
- H04H20/44—Arrangements characterised by circuits or components specially adapted for broadcast
- H04H20/46—Arrangements characterised by circuits or components specially adapted for broadcast specially adapted for broadcast systems covered by groups H04H20/53-H04H20/95
- H04H20/47—Arrangements characterised by circuits or components specially adapted for broadcast specially adapted for broadcast systems covered by groups H04H20/53-H04H20/95 specially adapted for stereophonic broadcast systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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- Signal Processing (AREA)
- Stereo-Broadcasting Methods (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル秘話通信装置に係り、特に秘話化に
よって生じる連続的な信号誤りを分散させ、アナログ再
生出力の歪を低減するのに好適なディジタル信号処理装
ＭＫ−する。
よって生じる連続的な信号誤りを分散させ、アナログ再
生出力の歪を低減するのに好適なディジタル信号処理装
ＭＫ−する。
一般にアナログ信号をディジタル信号に変換して伝送す
る通信装置において、伝送情報に秘話性を持たせたい場
合、ディジタルデータ列と擬似ランダムビット列との排
他的論理和ＣＥｘ −０Ｒ）をとる。いわゆるスフ２ン
プル操作を行なって送信し、受信側では送信側と逆のデ
スクランブル操作によって尤のディジタルデータ列を再
生する方法がとられる０ 第１図はこのディジタル秘話通信装置の一例を示すブロ
ック図である。第１図において、ｌはアナログ信号源、
２は愁変撲器、３はスクランブラ、４は同期信号や誤シ
検出訂正用ノクリティを付加する信号処理回路、５は変
調ム、６は伝送路、ツは復調器、８は誤シ検出訂正回路
、Ｄ ９はデスクランブラ、ｌＯはろ変換器、ｌｌはアナログ
信号出力端子である。九ツ変換器２によりディジタル信
号に変換されたアナログ信号源ｌの信号は、スクランブ
ラ３によシ暗号化され、信号処理回路番、変調器５を介
して伝送路６に送信される。受信側では復調器１、談シ
検出訂正回路８によシ処理された信号を、デスクランブ
ラ９によシ解読し、元のディジタル信号を取υ出し、外
）変換器ｌｏｇよシアナログ信号に変換することによシ
伝送が行なわれる。従って、このスクランブル及びデス
クランブルの操作内容を第三者に対して秘密にしておく
ことによシ秘話性は保たれる。
る通信装置において、伝送情報に秘話性を持たせたい場
合、ディジタルデータ列と擬似ランダムビット列との排
他的論理和ＣＥｘ −０Ｒ）をとる。いわゆるスフ２ン
プル操作を行なって送信し、受信側では送信側と逆のデ
スクランブル操作によって尤のディジタルデータ列を再
生する方法がとられる０ 第１図はこのディジタル秘話通信装置の一例を示すブロ
ック図である。第１図において、ｌはアナログ信号源、
２は愁変撲器、３はスクランブラ、４は同期信号や誤シ
検出訂正用ノクリティを付加する信号処理回路、５は変
調ム、６は伝送路、ツは復調器、８は誤シ検出訂正回路
、Ｄ ９はデスクランブラ、ｌＯはろ変換器、ｌｌはアナログ
信号出力端子である。九ツ変換器２によりディジタル信
号に変換されたアナログ信号源ｌの信号は、スクランブ
ラ３によシ暗号化され、信号処理回路番、変調器５を介
して伝送路６に送信される。受信側では復調器１、談シ
検出訂正回路８によシ処理された信号を、デスクランブ
ラ９によシ解読し、元のディジタル信号を取υ出し、外
）変換器ｌｏｇよシアナログ信号に変換することによシ
伝送が行なわれる。従って、このスクランブル及びデス
クランブルの操作内容を第三者に対して秘密にしておく
ことによシ秘話性は保たれる。
第２図はスクランブラ３及びデスクランブラ９の一例を
示す図であ）、第２図において、ｌｊｉ。
示す図であ）、第２図において、ｌｊｉ。
１３、１５及び１６はＥＸ−ＯＲゲート、１４及び１フ
はともに同一段数のシフトレジスタである。
はともに同一段数のシフトレジスタである。
スクランブラ３及びデスクランブラ９０入出力データ列
をそれぞれ’ｍ 、 Ｂ７ＦＬ 、 ’ｙｘ 、及びＤ
おとし！、 ＋ ＯＲゲー） １３及び１６の入力はそ
れぞれシフトレジスタ１４及び１１のル段目及びノ段目
の出力からとるとすると、これらの関係は次式で示され
る。
をそれぞれ’ｍ 、 Ｂ７ＦＬ 、 ’ｙｘ 、及びＤ
おとし！、 ＋ ＯＲゲー） １３及び１６の入力はそ
れぞれシフトレジスタ１４及び１１のル段目及びノ段目
の出力からとるとすると、これらの関係は次式で示され
る。
Ｂｒｎ＝ Ａ、ｌ■Ｂｒｎ＝ ■ＢｎＬ−ｎ ・
・・＋１１Ｄｎｉ ＝ Ｃ，Ｓ ｅ Ｃ１ｊ
■ Ｃ８・・・ （２）但し、記号■はＥＸ−ＯＲによ
る加算（ｍａｄ２加算）を示す。
・・＋１１Ｄｎｉ ＝ Ｃ，Ｓ ｅ Ｃ１ｊ
■ Ｃ８・・・ （２）但し、記号■はＥＸ−ＯＲによ
る加算（ｍａｄ２加算）を示す。
ここで誤り検出訂正回路８を通過した信号に伝送誤如が
々いとすると、Ｂ、ｌ＝ Ｃゎであ°るからり、 ＝
Ａ、！■Ｂ□−）ＯＢｍ−ｎ■Ｂ−ｊΦ〜４＝＝ Ａｍ
川（３）となり、デスクランブ
ルされたデータ列Ｄ□は元ノア’ −ＩＩ 列Ａｍと叫
しくなって、暗号化とその解読が達成される。
々いとすると、Ｂ、ｌ＝ Ｃゎであ°るからり、 ＝
Ａ、！■Ｂ□−）ＯＢｍ−ｎ■Ｂ−ｊΦ〜４＝＝ Ａｍ
川（３）となり、デスクランブ
ルされたデータ列Ｄ□は元ノア’ −ＩＩ 列Ａｍと叫
しくなって、暗号化とその解読が達成される。
この暗号化操作をよυ開度化して第三者の解読を防止す
るには、シフトレジスタ１４及び１フの段数を増せば良
い。通常、この値は一つのサンプル１直を表わすピット
数すなわちｌ信号ワードのビット数に対して数倍に設定
される。
るには、シフトレジスタ１４及び１フの段数を増せば良
い。通常、この値は一つのサンプル１直を表わすピット
数すなわちｌ信号ワードのビット数に対して数倍に設定
される。
しかし、シフトレジスタ１４及び１１の段数を増せば増
すほど伝送誤シが生じた場合にデスクランブル後の出力
に連続した誤シが発生する一期間が長くなる９すなわち
、ｉｇｂのあったビットがシフトレジスタ１フを通過し
てしまうまでの期間は式（＋１ 、 （２１よυ明らか
なようにＤｌとＪ４ｍは等しくならず、誤シが伝播する
０従って、この期間、言いかえれば数個の連続したサン
プル信号ワードに誤りが伝播するため、誤りのあるサン
プルのワードを前値ホールド、平均値補間等で補正した
としても、これをμに４変換したアナログ信号には大き
な歪が発生する。
すほど伝送誤シが生じた場合にデスクランブル後の出力
に連続した誤シが発生する一期間が長くなる９すなわち
、ｉｇｂのあったビットがシフトレジスタ１フを通過し
てしまうまでの期間は式（＋１ 、 （２１よυ明らか
なようにＤｌとＪ４ｍは等しくならず、誤シが伝播する
０従って、この期間、言いかえれば数個の連続したサン
プル信号ワードに誤りが伝播するため、誤りのあるサン
プルのワードを前値ホールド、平均値補間等で補正した
としても、これをμに４変換したアナログ信号には大き
な歪が発生する。
本発明の目的は上記した従来技術の欠点を除き、伝送誤
υが生じ誤シが伝播した場合におけるアナログ再生出力
の歪を低減できるディジタル信号処理装置を提供するこ
とにある。
υが生じ誤シが伝播した場合におけるアナログ再生出力
の歪を低減できるディジタル信号処理装置を提供するこ
とにある。
この目的を達成するために、本発明は１サンプル分のデ
ータワード（モノラル信号ではｌワード、ステレオでは
２ワード、４Ｄステレオでは４ワード等）Ｋよ＃）１つ
の信号フレーム（多チヤネル伝送では複数チャネル分の
各々ｌサンプル分のデータワードによる信号フレーム）
管構成する。この連続したフレーム列を１フレームおき
に送信側、受信側で交互に偶数フレーム分遅延させ、送
信側では遅延後にスクランブルを行ない、受信側では遅
処罰にデスクランブルを行なう仁とにより、ｐｂ伝播に
よ）生じる連続した符号誤如を分散させ、魁υサンプル
が時系列的に連続しないようになすことによ如、アナロ
グ再生出力の歪を低減する。
ータワード（モノラル信号ではｌワード、ステレオでは
２ワード、４Ｄステレオでは４ワード等）Ｋよ＃）１つ
の信号フレーム（多チヤネル伝送では複数チャネル分の
各々ｌサンプル分のデータワードによる信号フレーム）
管構成する。この連続したフレーム列を１フレームおき
に送信側、受信側で交互に偶数フレーム分遅延させ、送
信側では遅延後にスクランブルを行ない、受信側では遅
処罰にデスクランブルを行なう仁とにより、ｐｂ伝播に
よ）生じる連続した符号誤如を分散させ、魁υサンプル
が時系列的に連続しないようになすことによ如、アナロ
グ再生出力の歪を低減する。
本発明は複数チャネル伝送の場合に各チャネル間の秘話
を目的としたチャネル毎に独立したスクランブルを行な
う場合においても効果がある０ 以下、本発明の一実施例を第！５図、第４図によシ説明
する。第３図は本発明の一実施例を示すブロック図であ
り、１８及び２１はワードディレー回路、１９はマルテ
プレクサ、２０はデマルチプレクサを示し、その細菌１
図と同一符号は同一物を示す。ワードディレー回路１８
及び２１は送信側では奇数サンプルワードを、受信側で
は偶数サンプルワードをそれぞれ遅延させる動作を行な
う。マルチプレクサ１９は、スフラン７２う３によりス
クランブルされた各チャネルの信号を時分割多重し、各
チャネル１サンプルずつより成る信号フレームを構成す
る。また、デマルチプレクサ２０は、時分割多電された
信号フレーム内の各チャネルのサンプルワードを所定の
チャネルのデスクランブラ９に分配する。
を目的としたチャネル毎に独立したスクランブルを行な
う場合においても効果がある０ 以下、本発明の一実施例を第！５図、第４図によシ説明
する。第３図は本発明の一実施例を示すブロック図であ
り、１８及び２１はワードディレー回路、１９はマルテ
プレクサ、２０はデマルチプレクサを示し、その細菌１
図と同一符号は同一物を示す。ワードディレー回路１８
及び２１は送信側では奇数サンプルワードを、受信側で
は偶数サンプルワードをそれぞれ遅延させる動作を行な
う。マルチプレクサ１９は、スフラン７２う３によりス
クランブルされた各チャネルの信号を時分割多重し、各
チャネル１サンプルずつより成る信号フレームを構成す
る。また、デマルチプレクサ２０は、時分割多電された
信号フレーム内の各チャネルのサンプルワードを所定の
チャネルのデスクランブラ９に分配する。
第４図は本発明に係るワードディレー回路１８及び２１
の一具体例を示す図であり、２２及び２５はサンプルワ
ードを直列から並列に変換する直並列変換回路、２４及
び２フは同じく並直列変換回路、２３及び２６はそれぞ
れ遅延量の等しい遅延回路である。
の一具体例を示す図であり、２２及び２５はサンプルワ
ードを直列から並列に変換する直並列変換回路、２４及
び２フは同じく並直列変換回路、２３及び２６はそれぞ
れ遅延量の等しい遅延回路である。
以下本発明を第３図、第４図を用いて詳しく説明する。
愁変換柵２にょシディジタル化されたアナログ信号源ｌ
の信号は、ワードディレー回路１Ｂの直並列変換回路２
２に入る。直並列変換回路２２では２ワード毎に２ワ一
ド直列から２ワ一ド並列にディジタル信号を変換する。
の信号は、ワードディレー回路１Ｂの直並列変換回路２
２に入る。直並列変換回路２２では２ワード毎に２ワ一
ド直列から２ワ一ド並列にディジタル信号を変換する。
並列に変換されたサンプルワードのうち前半ｌワードは
、１ワ一ド分に和尚する期間の整数（Ｎ）倍の遅延量を
持つ遅延回路２５を介して、また後半１ワードは直接、
並直列変換回路２４に入力される。並直列変換回路２４
では２ワ一ド並列のディジタル信号を直列に変換し、ス
クランブラ−３に送る。スクランブルされた信号はマル
チプレクサ１９により他チャネルの信号と時分割多重さ
れ１フレームＶｃｌサンプルワードずつ分配された信号
フレームが構成される。ここで連続しり各信号フレーム
の１つのチャネルの信号ワードは、ｌフレームおきに殖
フレームずつ遅延されている。Ｖ下信号処理回路番、変
調器５を介して伝送路６に送信される。遅延されたサン
プルより構成された信号フレームには、識別のための信
号を多重しておく。
、１ワ一ド分に和尚する期間の整数（Ｎ）倍の遅延量を
持つ遅延回路２５を介して、また後半１ワードは直接、
並直列変換回路２４に入力される。並直列変換回路２４
では２ワ一ド並列のディジタル信号を直列に変換し、ス
クランブラ−３に送る。スクランブルされた信号はマル
チプレクサ１９により他チャネルの信号と時分割多重さ
れ１フレームＶｃｌサンプルワードずつ分配された信号
フレームが構成される。ここで連続しり各信号フレーム
の１つのチャネルの信号ワードは、ｌフレームおきに殖
フレームずつ遅延されている。Ｖ下信号処理回路番、変
調器５を介して伝送路６に送信される。遅延されたサン
プルより構成された信号フレームには、識別のための信
号を多重しておく。
受信側では、後調器フ、ｉｆ４シ検出訂正回路８により
処理された信号は、デマルチプレクサ２゜により各チャ
ネルに分配される。各チャネルに分配された信号はデス
クランブラ９にょ〕スクランブルを解かれ、ワードディ
レー回路２１の直並列変換回路２５に入る。ワードディ
レー回路２１では、受信した信号フレームに多重された
識別信号を参照して、送信側で遅延されたサンプルワー
ドが直並列変換回路２５の前半側（出力に遅延回路が入
らない側）忙入つた時に並列信号を並直列変換回路２’
Ｆに送る。この時、直並列変換回路２５の前半側のワー
ドは直接に、 後半側のワードは遅延回路２６を介して
送られるため、並直列変換回路２７の出力は元の時系列
順序にもとる。。
処理された信号は、デマルチプレクサ２゜により各チャ
ネルに分配される。各チャネルに分配された信号はデス
クランブラ９にょ〕スクランブルを解かれ、ワードディ
レー回路２１の直並列変換回路２５に入る。ワードディ
レー回路２１では、受信した信号フレームに多重された
識別信号を参照して、送信側で遅延されたサンプルワー
ドが直並列変換回路２５の前半側（出力に遅延回路が入
らない側）忙入つた時に並列信号を並直列変換回路２’
Ｆに送る。この時、直並列変換回路２５の前半側のワー
ドは直接に、 後半側のワードは遅延回路２６を介して
送られるため、並直列変換回路２７の出力は元の時系列
順序にもとる。。
時系列順序にもどされた信号は例Ａ変換器１０によ〕ア
ナログ信号にもど力出力される。
ナログ信号にもど力出力される。
ここで、先に述べたように、伝送中に発生した誤シが、
デスクランブラ９によシ連続した誤シに伝播した場合を
考える。デスクランブラ９０入出力ワードは、ワードデ
ィレー回路１８により・°・・（４１づへ鳥３−帖４５
−賊へ・・・の順序に並んでいる。従って、遅延量Ｎを
２以上にとれは、時系列順に連続したサンプルが隣接す
ることはない。（例として、Ｎ＝２の時・・・・・・ｑ
−へ＆−１４１，６・・・・・・）デスクランブラ９に
よシ誤りが伝播しても、その長さがシフトレジスタ１フ
の長さで有限である限シ、遅延量Ｎを選ぶことによシ、
連続した符号誤シを時系列的に連続しないサンプルに分
散することができる。
デスクランブラ９によシ連続した誤シに伝播した場合を
考える。デスクランブラ９０入出力ワードは、ワードデ
ィレー回路１８により・°・・（４１づへ鳥３−帖４５
−賊へ・・・の順序に並んでいる。従って、遅延量Ｎを
２以上にとれは、時系列順に連続したサンプルが隣接す
ることはない。（例として、Ｎ＝２の時・・・・・・ｑ
−へ＆−１４１，６・・・・・・）デスクランブラ９に
よシ誤りが伝播しても、その長さがシフトレジスタ１フ
の長さで有限である限シ、遅延量Ｎを選ぶことによシ、
連続した符号誤シを時系列的に連続しないサンプルに分
散することができる。
従って、誤シ伝播によシ数ワードが誤シとなっても、時
系列順にもどすと、少くとも誤ったワードの前後には誤
シのないワードを出力することができる０この誤ルワー
ドに対して平均値補間による補正を行なえば、アナログ
再生出力に発生する歪を極小にすることができる。
系列順にもどすと、少くとも誤ったワードの前後には誤
シのないワードを出力することができる０この誤ルワー
ドに対して平均値補間による補正を行なえば、アナログ
再生出力に発生する歪を極小にすることができる。
本発明によれは、伝送路で発生し九糾）が伝播して連続
誤ルを生じても、これを時系列的には分散させることが
できるので、アナログ再生出力の歪を低減するのに大き
な効果がある。
誤ルを生じても、これを時系列的には分散させることが
できるので、アナログ再生出力の歪を低減するのに大き
な効果がある。
第１図は従来のディジタル秘話通信装置の一例を示すブ
ロック図、第２図はスクランブラおよびデスクランブラ
の一例を示す図、第３図は本発明の一実施例を示すブロ
ック図、第４図は本発明に係るワードディレー回路の一
具体例を示す図である。 １ξ２１・・・ワードディレー回路 １９・・・マルチプレクサ ２０・・・デマルチプレクサ ２鳥２５・・・直並列変換回路 ２４２６・・・遅延回路 ２４２フ・・・並直列変換回路 ｉ１ 図
ロック図、第２図はスクランブラおよびデスクランブラ
の一例を示す図、第３図は本発明の一実施例を示すブロ
ック図、第４図は本発明に係るワードディレー回路の一
具体例を示す図である。 １ξ２１・・・ワードディレー回路 １９・・・マルチプレクサ ２０・・・デマルチプレクサ ２鳥２５・・・直並列変換回路 ２４２６・・・遅延回路 ２４２フ・・・並直列変換回路 ｉ１ 図
Claims (1)
- ディジタル化した単−又は複数チャネルのステレオ又は
モノラル音響信号を送受信するディジタル信号処理装置
において、各チャネル谷々ｌサンプルずつのステレオ又
はモノラル音響信号によシ信号フレームを構成し、送信
側においては該信号をチャネル毎に独立してスクランブ
ラを通して送信し、受信側ではチャネル毎にデスクラン
ブラを通して紋原信号を再生することにより秘話化し、
かつ時系列信号ワードを交互に１すなわち、連続した信
号フレームの信号ワードを１７レ一ム分おきに偶数フレ
ーム分遅延させる第１の遅延手段および該第１の遅延手
段で遅延させた信号７レームの信号ワード以外の信号フ
レームの信号ワードを、該第１の遅延手段と同一遅延量
だけ遅延させる第２の遅延手段を１組具備し、該１組の
遅延手段をそれぞれ該−スクランブラの前と該デスクラ
ンブラの後に配したことを特徴とするディジタル信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10840582A JPS59245A (ja) | 1982-06-25 | 1982-06-25 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10840582A JPS59245A (ja) | 1982-06-25 | 1982-06-25 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59245A true JPS59245A (ja) | 1984-01-05 |
| JPH0378015B2 JPH0378015B2 (ja) | 1991-12-12 |
Family
ID=14483915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10840582A Granted JPS59245A (ja) | 1982-06-25 | 1982-06-25 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809212A (en) * | 1985-06-19 | 1989-02-28 | Advanced Micro Devices, Inc. | High throughput extended-precision multiplier |
| US4809211A (en) * | 1986-09-25 | 1989-02-28 | Texas Instruments Incorporated | High speed parallel binary multiplier |
| JPH02121153U (ja) * | 1989-03-16 | 1990-10-01 |
-
1982
- 1982-06-25 JP JP10840582A patent/JPS59245A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809212A (en) * | 1985-06-19 | 1989-02-28 | Advanced Micro Devices, Inc. | High throughput extended-precision multiplier |
| US4809211A (en) * | 1986-09-25 | 1989-02-28 | Texas Instruments Incorporated | High speed parallel binary multiplier |
| JPH02121153U (ja) * | 1989-03-16 | 1990-10-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378015B2 (ja) | 1991-12-12 |
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