JPS5925246B2 - 装置コントロ−ラのメモリ−のアドレス指定装置 - Google Patents

Description

【発明の詳細な説明】 本発明＆ζデータプロセシングシステムに関し、特に１
つ以上の周辺装置の制御および操作に使用される装置に
関する。

１つのデータプロセサと複数個の周辺装置間のインター
フエースは種々異なる方法で実施されて来た。

電子ロジツクエレメントの機能および能力の向上に伴つ
て、経済性が与えられ、データプロセシングシステム構
造がこれに対応して改善された。この様な改善された構
造は、例えば、諸装置の制御に使われる制御および状態
情報を記憶する際使われる一般にスクラツチパツドメモ
リと呼ばれるものと共に、マイクロ命令化された制御記
憶エレメントの多能性を含むものである。装置のコント
ローラにおいては、多能性と柔軟性が重要であり、従つ
てコントローラは、制御記憶装置をしてこの様なコント
ローラおよび各装置の操作を可能にする装置を含む許り
でなく、プロセサが制御する診断動作を容易にする為中
央プロセサから受取る命令に応答する事も出来ねばなら
ない。更に、システム構造は、ある付加的ロジックを用
いても、出来る限り短い時間内でより瀕繁に反復される
命令を処理できる事が必要である。同様に、ある瀕繁に
反復される算術演算、例えば謂ゆるスクラツチパツドメ
モリにおける情報の記憶と関連する様な演算に対しては
、システム構造は出来る丈迅速に処理を行わなければな
らなＸ，′ｏこのシステムは、又制御記憶装置における
各命令を含む記憶された情報全体を検証する効率の良い
装置を含む必要があり、更にコントロームは複数個の異
なる型式の装置とインターフエースする多能性を持たね
ばならない。このシステムは、コントローラが前記各装
置と連結される謂ゆるチヤンネルとは独立して自動的に
この様な異なる型式の装置の動作を制御する事が出来ね
ばならない。更に、コントローラ＆ζマイクロプログラ
ム化された制御記憶のみならず謂ゆるスクラツチパツド
メモリをもアドレス指定する為の効率的な装置を含んで
いなければならない。従つて本発明の主な目的番ζデー
タプロセシングシステムにおいて使用する為の、複数個
の周辺装置の動作の制御に使用出来る改善された装置の
提供にある。

本発明の諸目的は、以下の構成を有するデータプロセシ
ングシステムの提供により達成される。

即ち、このシステム【ζデータプロセシング装置と、い
かなる時も唯１個のみ作動出来る複数個の周辺装置をイ
ンターフエースする為のコントローラ装置と、各装置間
に情報を転送する為の電気的バスとから成り、前記コン
トローラ装置が各装置の制御および操作をするための装
置と、各装置の制御、動作および状態に関する情報を記
憶する為の装置とを設け、前記記憶装置は各装置の許さ
れる数（潜在数）と数において等しい複数個のセクシヨ
ンを含み、前記セクシヨンの各々は独自のセクシヨンア
ドレスを有し、各関連装置の制御、動作および状態に関
する情報を記憶する複数個のロケーシヨンを含み、かつ
前記各セクシヨンの各ロケーシヨンはこれ等情報に関し
て同じトポロジ一を有する。コントローラ装置に更に設
けられているのは、各装置の内、作動中のものを表示す
る為の装置と、この様なロケーシヨンの１つのアドレス
を計算する装置であり、前記計算装置は又この様な諸装
置のどの作動状態とも独立してこの様なセクシヨンの１
つのアドレスを計算する装置を更に含んでいる。更に、
各装置の内作動中のものの表示に応答する装置は、この
様な作動中の装置に対応するこれ等セクシヨンの内の１
つのアドレスを形成する為に設けられ、前記の計算装置
により計算されるアドレスを用いてこの様なロケーシヨ
ンをアドレス指定する為の装置も又設けられる。更に、
前記計算装置により計算されるセクシヨンのアドレスと
、アドレス形成装置により形成されたセクシヨンのアド
レスのいずれかを選択する装置が各セクシヨンの１つを
アドレス指定する為に設けられている。本発明の前述お
よび他の諸目的は、添付図面に関して記述される例示的
実施態様において達成されるものである。

構成可能の装置アダプタと関連する本発明の基本装置コ
ントローラ（ＢＤＣ）は、マイクロプログラム化された
周辺コントローラで、これは、１９７５年６月３０日出
願の米国特許出願第５９１９０２号に記述された様なデ
ータプロセサのバスに接続される。

このコントローラは、例えば、以下の装置型式即ちライ
ンプリンタ、遂次プリンタ、カードリーダ、コンソール
、又はディスゲットの内のいずれか４つの同時制御を行
う。ＢＤＣは、いくつかの低性能の装置型式の為の周辺
コントローラとしてその使用を容易にするように一般化
されている。装置個別の機能性は、装置アダプタおよび
ＢＤＣの７アームウエアのセグメントにより与えられる
。装置アダプタぱ一般に１つの装置を支持する。各アダ
プタおよび装置の構成の如何に拘わらず、各装置は、装
置、アダプタおよびＢＤＣを含むアドレス指定可能なチ
ヤンネルを表示する。この様に、各ＢＤＣは、装置又は
装置ポートと同じ数のアドレス指定可能なチヤンネルを
有する。ＢＤＣは、チヤンネル１およびバス転送に対す
る最優先順位およびチャンネル４および再トライされた
割込みに対する最も低い優先順位を与えるチヤンネル使
用を多重化する。チヤンネル動作は、クリアおよび診断
モードを除いて独立作用である。診断モードにある時、
ＢＤＣのクロツクは停止し、ＢＤＣ制御記憶装置は不作
用となる。ＢＤＣに対する各々の連続的バス転送は、バ
スサイクルのデータ内容が１マイクロ命令として実行さ
れる期間である。１クロツクサイクルを形成する。

第１図は、本発明の基本装置コントローラ１０の環境を
示す全体的プロツクダイヤグラムである。

コントローラ１０は、ＣＰＵｌ４およびメモリー１６を
含むシステムにおける全エレメントに共通のバス１２に
接続されている。コントローラ１０は、例えば装置アダ
プタ２０を経由して４つ迄の装置１８を操作する。次に
第２図においては本発明のコントローラのプロツクダイ
ヤグラムが示される。

ＢＤＣは垂直型のマイクロプロセサとして分類されるが
、これはＢＤＣが狭いワードと１ワード当り１つのマイ
クロ命令を有する為である。このマイクロプログラム制
御記憶装置（ＵＰＣＳ）２２は、１６ビツト巾でかつ最
大４Ｋワード迄拡張出来る。このアドレス指定能力の大
きさは、ＢＤＣに接続出来る全ての装置型式を支持する
単一ＰＲＯＭパツケージの使用を可能にするのに十分で
ある。ＵＰＣＳ２２は、ＢＤＣが診断モードにない時、
通常の動作中に駆動される。最初に付言すべき事は、記
述される各エレメントの寸法、巾、および容量が例示の
為であつていかなる意味でも本発明を限定するものはな
い事である。又、種々のエレメントや診断モードの如き
プロセスについての記述ぱ以下になされる。ＵＰＣＳ２
２の出力は、実行の為の各クロツクサイクルの先縁部に
おいてマイクロプ白グラムの命令レジスタ（ＵＰＩＲ）
２４にクロツク入力される。

マイクロプログラムのアドレスカウンタ（ＵＰＡＣ）２
６も又各クロツクサイクルＱ先縁部においてクロツクさ
れる。この様に、１つのマイクロ命令が実行の為ＵＰＩ
Ｒ２４に記憶されると、ＵＰＡＣ２６は制御記憶装置２
２からの次のマイクロ命令をアクセスする様に変化する
。組込みフアームウエアコードの実行の間、マイクロプ
ログラムのアドレスカウンタ（ＵＰＡＣ）２６は、命令
ｎの実行と同時に命令ｎ＋１をアクセスする為、１つ丈
増進する。然し、ブランチ指令が実行されると、この増
進機能は禁止され、ＵＰＡＣ２６は、マイクロプログラ
ムのアドレスセレクタ（ＵＰＡＳ）２８の出力をロード
される。フアームウエアのルーチンの実行を迅速化する
鳳ブランチ指令は制御記憶装置の出力からの「ＧＯＴＯ
」および「ＲＥＴＵＲＮＢＲＡＮＣＨ」指令をデコード
する事により１クロツクサイクル内で実行され、他の全
ての指令は命令レジスタ２４の出力からデコードされる
。「ＧＯＴＯ」指令がデコードされると、 ＵＰＡＳ２８は次のアドレスとして制御記憶装置の下位
１２ビツトを選択し、マイクロ命令により指定されるア
ドレスへの直接ブランチ動作を生じる。

もし「ＲＥＴＵＲＮＢＲＡＮＣＨ」指令がデコードされ
ると、ＵＰＡＳ２８は次のアドレスとしてサブルーチン
のリターンアドレスレジスタ（ＳＲＡＲ）３０の出力を
選択する。このＳＲＡＲ３Ｏは４つのアドレスレジスタ
（１チヤンネル毎に１つ）からなり、これ等はサブルー
チンにブランチする時リターンアドレスの記憶の為フア
ームウエアにより使用される。ＳＲＡＲ３Ｏはスクラツ
チパツドメモリのインデツクスレジスタ３２によりアド
レス指定され、これは読出し又は書込まれたそのロケー
シヨンが現在勤作中のチャンネルに対応する事を意味す
る。サブルーチンのリターンアドレスレジスタ３０への
データは、ＵＰＩＲ２４からのものであり、フアームウ
エアの指令によりロードされる。ＢＤＣｌＯにおいては
割込機構、即ちマイクロプログラムのアドレスカウンタ
２６を強制的に制御記憶装置２２のロケーシヨン０にす
るマスタークリアに対する保留手段はない。

他の全てのブランチおよびアドレス指定動作はフアーム
ウエアの制御作用により行われる。ＢＤＣが診断モード
にある時、マイクロプログラムの制御記憶装置２２は不
作用となり、ＢＤＣクロツク３４は停止する。ＢＤＣに
対する連続的な各バス転送動作は１クロツクサイクルを
形成し、このサイクルにおいてバスインターフエースレ
ジスタ３６のデータセグメントは、診断命令ゲート（Ｔ
ＥＳＴ）３８を介してマイクロプログラムの命令レジス
タ２４にロードされ、１マイクロ命令として実行される
。この診断命令ゲート３８は、診断用ソフトウエアに対
してバス１２を介してＢＤＣへ障害分離フアームウエア
ルーチンをロードしかつこれを実行する能力を与える。
制御記憶装置２２又は診断命令ゲート３８の出力は実行
の為にマイクロプログラム命令レジスタ２４に記憶され
る。

各マイクロコードの３つの上位ビツトは、指令の型式を
表示する様コートイヒされている。０Ｐコードデコーダ
（０ＰＣ０Ｄ）４０は、命令レジスタ２４の３つの上位
ビツトの３対８の２進数デコードを実施する。

命令レジスタ２４における他のビツトと連結された０Ｐ
コードデコーダ４０の８つの出力は、ＢＤＣ内に分配さ
れてハードウエアの作動を制御する。更に、フアームウ
エアの命令はデコードされて装置アダプタに分配され？
装置アダプタ指令は、作動状態の装置アダプタによつて
のみ実行され、不作用状態のアダプタには無視される。
算術演算ロジツク装置（ＡＬＵ）４２とＡＬＵオペラン
ドマルチプレクサ４４は、ＢＤＣ内部とＢＤＣと装置ア
ダプタ間の全てのデータ操作の収束点である。

マルチプレクサ４４に含まれたオペランドマルチプレク
サは、ＡＬＵ４２に対するＡ入力として８つの可視レジ
スタの１つを選択するＡオペランドマルチプレクサ（Ａ
ＬＵＡＸ）と、ＡＬＵに対するＢ入力として４つのレジ
スタの１つを選択するＢオペランドマルチプレクサから
なる。ＡＬＵ４２に加えて、Ａオペランドマルチプレク
サからのデータ出力は、データフイールドのビツトテス
ト用のテストマルチプレクサ４６に送られる。Ｂオペラ
ンドマルチプレクサからのデータ出力はＡＬＵ４２のみ
に対して送られる。ノＡＬＵは選択されたＡおよびＢオ
ペランド上で８ビツトの算術演算および論理演算を行い
、演算の結果はマイクロ命令のコーデイングに依り受取
りレジスタ内にロードされる。

ＡＬＵ指令の間に形成される状態は、次のＡＬＵ指令迄
ＡＬＵ状態フロツプ４８に記憶される。

桁上げ出力を表示するＡＬＵの状態で、全てが１である
か零であるかの結果はテストマルチプレクサ（ＴＳＴＭ
ＵＸ）４６を介してフアームウエアにおいて明らかにさ
れ仏ＡＬＵ４２は又、命令レジスタ２４により指定され
Ｂオペランドマルチプレクサにより選択されるデータの
定数と共にＡオペランドに対するビツト操作を行う為に
も使用される。又、Ａオペランドは命令レジスタ２４に
より指定されＢオペランドマルチプレクサにより選択さ
れる定数と共にＡＬＵ４２を介してロード出来る。ある
いは又、フアームウエアはワードモードの算術演算を行
う事が出来、この演算は前のＡＬＵ指令の桁土げ出力に
相等するＡＬＵへの桁上げ人力を強制する。この能力は
メモリーのアドレスの如き多重バイトのデータフイール
ド上での動作に使用される。アキユミレータ（ＡＬＵＡ
Ｃ）５０は８ビツトのレジスタで、ＡＬＵ出力の一時的
な記憶の為に使用出来る。

加えて、アキユミレータの内容は、シフトの入力を零と
して一度に１ビツト位置宛右寄せ出来る。この右寄せ動
作はアキユミレータ５０のみにより行われ得るが、左寄
せ動作はいかなるＡオペランドに対してもＡＬＵ４２に
より行う事が出来る。ＢＤＣはデータ、状態、指令等の
記憶の為の２５６×８スクラツチパツドメモリ一５２を
使用する。

メモリー５２に書込まれるデータは、どの可視レジスタ
も入力局部レジスタとして作用させ得るＡＬＵＡオペラ
ンドマルチプレクサからのものである。メモリー５２か
らのデータ出力は、ＡおよびＢオペランドマルチプレク
サに送られる。スクラツチパツドメモリ一のアドレスカ
ウンタ（ＳＰＭＡＣ）５４は８ビツトのカウンタで、増
進又はＡＬＵの動作の結果をロード出来る。ＳＰＭＡＣ
５４の出力はＡおよびＢオペランドマルチプレクサに送
られる。ＳＰＭＡＣ５４からの６つの下位ビツト出力は
、アドレス指定スクラツチパツドメモリ一５２に直接送
られ、２つの上位のビツトはスクラツチパツドメモリ一
のアドレスセレクタ（ＳＰＭＡＳ）５６に送られる。ス
クラツチパツドメモリ一のインデツクスレジスタ３２は
２ビツトの巾を有し、フアームウエアにより制御記憶装
置２２に含まれる特定の数値又はチヤンネル要請優先順
位エンコーダ５８の出力でロード出来る。インデツクス
レジスタ３２の内容は、作動中のチヤンネルを指定し、
リターンアドレスレジスタ３０をアドレス指定する為使
用されて装置アダプタを駆動しかつスクラツチパツドメ
モリ一５２をインデツクスする。スクラツチパツドメモ
リ一のアドレスセレクタ５６は２対１マルチプレクサで
、これはスクラツチパツドメモリ一５２の２つの最上位
のアドレスビツトとして、インデツクスレジスタ３２の
内容又はアドレスカウンタ５４の２つの上位ビツトを選
択する。

機能的なフアームウエアの実行中、以下に記述する如く
、スクラツチパツドメモリ一のインデツクス制御フロツ
プは通常１で、アドレスセレクタをしてインデツクスレ
ジスタ３２の内容を出力させる。スクラツチパツドメモ
リ一５２の各四半部領域は特定のチヤンネル用に割当て
られている。機能的フアームウエアにより形成されるス
クラツチパツドメモリ一のアドレスは、作動中のチヤン
ネル番号によりインデツクスされる。バスロジツクは、
バス１２とＢＤＣｌＯの各チャンネル間の共通の相互接
続部を与える。チヤンネル作動可能信号の如きあるロジ
ツク信号が特定のチヤンネルに与えられると、バスのハ
ードウエアの大半はＢＤＣの全チヤンネルに共通となる
。ＢＤＣに対するバスサイクルは、従属する応答ロジツ
ク６２を駆動するアドレスデコーダ６０により検出され
る。もしアドレス指定されたチャンネルが１つの装置お
よび取付けられた装置アダプタを有するならば、ＡＣＫ
，．ＮＡＫｌ又はＷＡＩＴ応答が形成され、アダプタが
設けられていなければＢＤＣによる応答は生じない。も
しＮＡＫ状態が存在しなければ、又バスロジツクが使用
中でなければ、アダプタを取付けたチヤンネルに対する
バス転送がＡＣＫ（肯定応答）される。バス転送に対す
るＢＤＣＯＡＣＫ応答はアドレスおよびデータ回線土の
情報をバスインターフエースレジスタ３６に記憶させる
。更に、ある制御回線の状態はバス状態フロツプ６４に
記憶され、バスロジツクは使用中となり、この為ＢＤＣ
に対するこれ以上の転送を禁止する。バスロジツクの詳
細と共に、ＡＣＫ．ＮＡＫ等の応答の性質は前記の米国
特許出願に記載されている。フアームウエアが情報をバ
ス１２に転送する事を必要とする時、バスロジツクを使
用中とし、バスサイクルが開始される前にバスインター
フエースレジスタ３６をロードし、必要なデータを用い
てロジツクを制御する様に進行する。

ＷＡＩＴ応答を除いて、スレーブの応答の状態はバスの
状態フロツプ６４に記憶され、バスロジツクはフアーム
ウエアがバスサイクルの完了を確認してこの状態を解除
する迄使用中の状態を維持する。バスロジツク使用中フ
ロツプは、ＢＤＣフアームウエアとバス上の他の装置に
よるバスロジツクの使用を同期させる様作用する。バス
ロジツクがＡＣＫ応答を形成する時別のフロツプがセツ
トされ、その出力がチャンネル要請優先順位エンコーダ
５８に対してバス要請信号を発生する。各装置アダプタ
は、チヤンネル要請優先順位エンコーダ５８に対してデ
ータ要請信号およびデータ不要請信号を与える。

データ要請信号は装置から読出されるデータバイトの存
在又は装置に書込まれるべきデータバイトの必要を表示
する為に使用される。データ不要請信号は装置の状態に
おける変化を表示するのに使用される。各アダプタは１
チヤンネル当り１つのデータ要請信号と１つのデータ不
要請信号を発生する。チヤンネル要請優先順位エンコー
ダ５８は、チヤンネル要請が活動中である時を表示する
。又このエンコーダは、全てのバス要請が、データ不要
請に対して上位の優先順位を有するどんなデータ要請よ
りも上位の優先順位を有する様に、チャンネル要請に優
先順位を与える。更に、チヤンネル１からＯ要請はチヤ
ンネル４からの同様な要請よりも土位の優先順位を有す
る。誤つた装置要請からＢＤＣを守る為、アダプタ要請
駆動フロツプ７０は、有効な装置の照合コードが初期設
定中に確認されたときフアームウエアによつてセツトさ
れる。

要請駆動フロツプは装置が支持されなければりセツトの
状態を維持する。フアームウエアは、バス要請又はアダ
プタ要請が生じたかどうかを確認する為優先順位エンコ
ーダ５８のチヤンネル要請出力をテストする。更に、フ
アームウエアぱ最優先順位を有する要請がバス要請かデ
ータ要請であるかを確認する為優先順位エンコーダ５８
をテストする。バス要請およびデータ要請がなければ、
データ不要請が優先する事を意味する。又、チヤンネル
要請優先順位エンコーダ５８も、最優先順位を有するチ
ヤンネル番号と等しい２信号を有する。これ等の２信号
は、チヤンネル要請が出される前にインデツクスレジス
タ３２にロードされる。インデツクスレジスタ３２の内
容は、マスタークリアの間を除いて全てのアダプタが駆
動される時、一時に１つのアダプタを駆動するアダプタ
駆動ロジツク６６によりデコードされる。状態、誤りお
よびレジスタビツトを含むサブシステムの状態＆ζテス
トマルチプレクサ４６を介してフアームウエアから知る
事が出来る。

フアームウエアによるテストおよび飛越し動作は、飛越
しが生じるべき為の信号および信号条件を指定する。テ
ストマルチプレクサ４６は、指定された信号の状態を指
定された信号状態に比較し、もし２つの状態が等しけれ
ば１サイクルに対してマイクロプログラムの命令レジス
タ２４を不作用とする。システムにおいて実施されるい
くつかのテストは、フアームウエアの基本ロジツクテス
トに先立つ、マイクロプログラム制御記憶装置２２の走
査ロジツク６８によるハードウエア走査からなる基本ロ
ジツクテストを含む。この走査ロジツク６８は；制御記
憶装置の各ビツト位置に対する水平冗長検査を行い、各
ロケーシヨンのビツトの和が偶数である事を確認する。
もし走査の終りで誤りが検出されなければ、ハードウエ
アは、全てのビツト位置が検査される迄次のビツト位置
に継続する。もし誤りが検出されＸば、走査ロジツク６
８はクロツク３４を停止させる。以下は、第３図のプロ
ツクダイャグラムに示された制御記憶装置のフアームウ
エアの記述である。

基本ロジツクテスト（ＢＬＴ）７２は、ＢＤＣが作動可
能であるかどうかを確認する為ＢＤＣの主なロジツク構
成要素を機能的に検査するフアームウエアのルーチンで
ある。装置アダプタはＢＬＴ７２により検査されない。
基本ロジツクテストは、マスタークリア７４が生じる時
は常に実行され、これは、ＢＬＴ完了フリツプフロツプ
をりセツトしてマイクロプログラムアドレスカウンタ２
６を零に強制する。

フアームウエアは、テストの成功完了と同時にＢＬＴ完
了フロツプをセツトする。ＢＬＴは又、初期設定ビツト
が出力制御ワードにセツトされる時も実行される。準備
ルーチン（Ｓｅｔｕｐ） ７６は、基本ロジツクテスト
の完了に続いて実行される。準備ルーチンの第１のセグ
メントは、スクラツチパツドメモリ一５２を初期設定し
、ＢＬＴによりサブルーチンとして使用される。準備ル
ーチン７６の第２のセグメントは一時に１アダプタを可
能化してポイントサブルーチン７８にブランチする。ポ
イントサブルーチン７８と装置支持ルーチン８０の実行
に続いて、割込みルーチン８２は次のアダプタを可能化
する準備ルーチン７６に再びブランチする。全てのアダ
プタが可能化された後、準備ルーチンは待機ルーチン８
４にブランチする。待機ルーチン（ＷＡＩＴ）８４は、
どのフアームウエアの作用が必要かを確認する為、チャ
ンネル要請優先順位エンコーダ５８と再割込みフリツプ
フロツプをテストする。

もしチヤンネル要請が有効であれば、待機ルーチン８４
は、スクラツチパツドメモリ一のインデツクスレジスタ
３２に最優先順位を有する要請チヤンネルの番号をロー
ドし、これによりＢＤＣロジツクおよび前記チヤンネル
と関連する装置アダプタを駆動する。チャンネル番号の
ローデイングの後、もしＢＤＣに対するバス転送が生じ
た場合待機ルーチンはバス要請ルーチンにブランチし、
さもなければ、この装置が作動可能である限り装置支持
ルーチン８０に戻る。チヤンネル要請がなければ、待機
ルーチン８４は再割込みフロップをテストして、このフ
ロツプがセツトされていると再割込みルーチン８８にブ
ランチする。待機ルーチン８４は、チヤンネル要請が生
じるか、あるいは再割込みフロツプがセツトしてチヤン
ネル要請の実行を優先する以外の機能は行わなくなる迄
待機する。待機ルーチン８４は、要請チヤンネル番号を
ロードし、ＢＤＣに対する転送を検出する時バス要請ル
ーチン８６にブランチする。

ＤＭＡｉｎと０ｕｔのサブルーチン９０，９２の各々お
よび割込みルーチン８２と再割込みルーチン８８とが自
ら設定した全てのバス転送を完了する為、要請を惹起し
たバス転送は、ＣＰＵｌ４により初期設定された自発的
なバスサイクルである。もし応答が要請されないと、バ
ス要請ルーチン８６は、アドレスの下位の６ビツトとし
て機能コードを用いてスクラツチパツドメモリ一５２の
バスインターフエースレジスタのデータおよびアドレス
セグメントから関連情報を記憶する。次いでこのデータ
はデコードされ、機能コードおよびデータフイールドの
内容に従つて要請ルーチン８６を準備ルーチン７６、基
本ロジツクテスト７２、装置支持ルーチン８０にブラン
チするか、あるいは待機ルーチン８４に戻す。応答が通
要な場合は、バス要請ルーチン８６は、アドレスとして
機能コードおよびインデツクスレジスタ３２を用いてス
クラツチパツドメモリ一５２をアクセスする。スクラツ
チパツドメモリ一５２からのデータはバスインターフエ
ースレジスタ３６にロードされ、応答サイクルは、バス
要請ルーチン８６が再び待機ルーチン８４にブランチす
る前に応答サイクルが完了する。装置支持ルーチン８０
は、潜在的な割込み条件が検出されるか、初期設定が行
われた時は常に割込みルーチンにブランチする。割込み
ルーチン８２は初期設定フラツグをテストし、もしセツ
トされていれば準備ルーチン７６にブランチし、これと
同時に準備ルーチンは次の装置を準備する様に進行する
。もし初期設定が行われなければ、割込みレベルが零で
ない限り、割込みルーチンが割込み動作を行う。このバ
スサイクル間に用いられるデータは再割込みルーチン８
８により使われる様にスクラツチパツドメモリ一５２に
記憶され、もし割込みがＣＰＵによりＮＡＫ（不定応答
）される場合は、割込み係属（Ｐｅｎｄｉｎｇ）フラツ
グがセツトされる。割込みルーチン８２は完了の後待機
ルーチン８４に再びブランチされる。待機ルーチン８４
は、チヤンネル要請がなく再割込みフロツプがセツトさ
れている時は常に再割込みルーチン８８にブランチする
。

再割込みルーチンは完了すると待機ルーチンに再びブラ
ンチする。再割込みルーチン８８は更に各アダプタを駆
動し、前にＮＡＫされた割込み動作を再転送する。もし
チヤンネルがチヤンネルモニターバイトにおいで割込み
係属フラツグにより決定される割込み係属の状態がなけ
ればいかなる動作も生じない。再割込みルーチンはチヤ
ンネル作動可能フロツプをセツトし、もし再転送された
割込み動作が肯定されると割込み係属フラツグをりセツ
トし、もし再転送された割込み動作が肯定応答されなけ
れば、前記フラツグはセツトされた状態を維持しチャン
ネルは使用中（作動可能ではない）の状態を維持する。
全ての係属中の割込み動作＆ζこれより以前の割込み動
作に対するＣＰＵの応答のいかんに拘わらず再び試みら
れる。ポイントサブルーチン７８は２つのエントリポイ
ントを有し、その一方は準備ルーチン７６に、他方は待
機ルーチン８４とバス要請ルーチン８６により使用され
る。

準備ルーチンにより使用されるエントリポイントはチヤ
ンネルモニターバイトに初期設定フラツグをセツトし、
次いで第２のエントリポイントに送られる。第２のエン
トリポイントはスクラツチパツドメモリ一５２に装置識
別コードを記憶し、どの型式の装置がアダプタに接続さ
れているかを確認する為装置識別コードを使用する。も
し装置の型式が支持されｋば、ポイントサブルーチン７
８はその装置と関連する始動機能コードを記憶し、サブ
ルーチンリターンアドレスレジスタ３０に使用可能な装
置支持ルーチン８０の始動アドレスをロードする。更に
、ポイントサブルーチン７８１１Ｌチヤンネル作動可能
フロツプをセツトし、このチヤンネルからの装置要請を
可能化する。次いでポイントサブルーチンはこれがＳＲ
ＡＲ３Ｏにロードした始動アドレスに戻る。もし装置が
支持されていなければ、ポイントサブルーチン７８はＳ
ＲＡＲ３Ｏに割込みルーチン８２の始動アドレスをロー
ドし、このチヤンネルからの装置要請を駆動する事なく
割込みルーチンにブランチする。

ＤＭＡサブルーチン９０と９２は、主メモリー１６に装
置データを出し入れする目的で装置支持ルーチン８０に
より使用される。

ＤＭＡサブルーチンは、完了と同時にアドレスとしてＳ
ＲＡＲ３Ｏを用いて装置支持ルーチンに戻る。このＤＭ
Ａサブルーチンは、実行の度毎にアキユミレータ５０か
らの１データバイトをやりとりする。必要に応じて、こ
のサブルーチンは蓄積されたデータの読出し書込み用に
主メモリーに対するバスサイクルを設定する。又、この
サブルーチンは、アドレスや範囲を計算し、スクラツチ
パツドメモリ一５２におけるチヤンネルモニターバイト
の範囲フラツグの終りを設定する事により装置支持ル一
チンに対する範囲の終りを指定する。この点に関して記
述したフアームウエアは、機能的に基本システムを実施
する一般のオペレーテイングシステムと考えて良い。

装置ハンドラと考えられる装置支持ルーチンは、装置に
特有な機能性を与える。フアームウエアの両方の部分が
与えられたチヤンネルを完全に支持する為に必要である
。装置支持ルーチンの用途は、本発明の理解に限定され
ない。マイクロ命令のアクセス、記憶およびデコードに
ついては、特に第４図に関して記述する。

マイクロプログラム制御記憶装置２２は、一例として１
６ビツトの巾を有し、５１２ワード×４ビツトのアレー
を有する２０４８ビツトのプログラム可能な読出し専用
メモリー（ＰＲＯＭ）から構成されている。ＵＰＣＳ２
２は５１２ワードの増分で、最大４０９６ワード迄拡張
可能である。ＵＰＣＳは、ＢＤＣが診断モードにない時
の通常の動作の間駆動され、これはテストモードフロツ
プ（ＴＳＴＭＯＤ）９４が０Ｒゲート９３により受取る
信号を介してりセツトされる事からも明らかである。

ＢＤＣが診断モードに入る事を指定する制御ワードがＢ
ＤＣにより受取られる時、バス要請フアームウエアは、
テストモードフロツプ９４をセツトするセツトテストモ
ード指令（ＳＴＭＣＭＤ）を実行する。

セツトされるＴＳＴＭＯＤフロツブほＢＤＣクロツクを
歩進モードにして制御記憶装置２２を不作用とする。同
時に、診断命令ゲート３８が駆動され、このゲートはバ
スインターフエースレジスタ３６からのデータを制御記
憶装置の「ワイヤ・オア」回路網９６に通す。ＴＳＴＭ
ＯＤフロツプ９４がセツトされた後に生じるＢＤＣに対
するバス転送は、バス上のデータがテストゲート３８に
よりバスインターフエースレジスタ３６から命令レジス
タ２４に転送されてマイクロ命令として実行される１ク
ロツクサイクルを形成する。マイクロプラグラム命令レ
ジスタ２４は１６ビツト巾を有し、マイクロ命令が実行
される間制御記憶装置２２の出力又は１クロツクサイク
ルに対するテストゲート３８の出力を記憶する様に使用
される。

ＵＰＩＲ２４は、信号ＣＬＲＵＰＩが作動して前記レジ
スタを零に強制しなければ、ＣＬＫＳＩＧ＋により各ク
ロツクの先縁部でクロツクされる。信号ＣＬＲＵＰＩが
マスタクリアの間および連続的なテスト命令の為に飛越
されるサイクルの間作用する。これ等種々の信号および
指令の形成については以下に論議する。命令レジスタ２
４の高位桁の３ビツト頃 ３対８ビツトの２進数デコー
ドを実施する０Ｐコードデコーダ４０ｉ１Ｃ帰属し、ど
の型式のマイクロ命令が実行されつｋあるかを表示する
。

このデコーダは、ＢＤＣがＰＲＯＭ走査を実施しないか
、あるいは命令レジスタ２４がクリアされなければ駆動
される。これ等２つの状態に対する不可能化は０Ｒゲー
ト９５を介して受信される。命令レジスタ２４における
他のビツトと連絡される０Ｐコードデコーダ４０からの
８つの出力信号＆ζ ＢＤＣおよび装置アダプタのハー
ドウエアの制御に使用される。指令のデコーデイングに
ついては以下に記述する。フアームウエアのルーテイン
の実行の迅速化の為に、ブランチ指令が命令レジスタ２
４の出力の代りに制御記憶装置２２の出力を用いてデコ
ードされる。指令の「ＧＯＴＯ」動作に対するアドレス
も又制御記憶装置２２から得られる。他の全ての指令は
命令レジスタ２４の内容からデコードされる。マイクロ
プログラムのアドレスカウンタ２６は１２ビツトのカウ
ンタで、ＢＤＣがマスタークリアにより初期設定される
時にのみ作動する信号ＣＬＲＢＤＣｌｆＣよつてカウン
タ２６がクリアされなければ、各クロツクのサイクルで
１ツ丈増進する。

このカウンタは、信号ＬＯＤＵＰＡが作用中にロードさ
板 これによりアドレスセレクタ２８により規定される
アドレスにＵＰＡＣ２６をプリセツトする。ＬＯＤＵＰ
Ａ信号は、「ＧＯＴＯ」指令（ＧＴＯＣＭＤ）の実行の
間および０Ｒゲート９８により受信されるリターンブラ
ンチ指令（ＲＴＮＣＭＤ）の実行の間作用する。ＵＰＡ
Ｃ２６の低位桁９ビツトは制御記憶装置２２のＰＲＯＭ
を直接アドレス指定する為に使用され、高位桁３ビツト
は、各々可能なＰＲＯＭの列に対する駆動信号を形成す
るマイクロプログラムの制御記憶装置駆動信号（ＵＰＣ
ＳＥ）１００に与えられる。ＵＰＡＳ２８はアドレスカ
ウンタ２６をプリセツトする為の２アドレスの１つを選
択する。

制御記憶装置２２のビツト２は、アドレスセレクタ２８
をして制御記憶装置２２のビツト４〜１５により規定さ
れる１２ビツトのアドレスを出力させて「ＧＯＴＯ」指
令の間高い水準である。リターンブランチ指令に対する
様にＵＰＣＳＯ２が低い水準である時、アドレスセレク
タ２８はリターンアドレスレジスタ３０により規定され
る１２ビツトのアドレスを出力する。ＳＲＡＲ３Ｏは４
つのロケーシヨンを有する１２ビツトレジスタ列で、１
つのロケーシヨンを各チヤンネルに与える。

読出し又は書込みされるＳＲＡＲのロケーシヨンは、い
つでも、作動状態であるチヤンネル番号を含むインデツ
クスレジスタ（ＳＰＭＩＲ）３２の内容により決定され
る。同じルーチン又はサブルーチンにより後でブランチ
されるアドレスを記憶する為、フアームウエアがリター
ンアドレスレジスタ３０を使用する。１つのアドレスを
記憶する為、フアームウエアは、書込み駆動機能ＬＯＤ
ＳＲＡを形成するロードリターンアドレス指令を発生し
て、ＳＰＭＩＲ３２により規定されるロケーシヨンにお
いて命令レジスタ２４のビツト４〜１５により規定され
るアドレスをＳＲＡＲ３Ｏに記憶させる。

フアームウエアがリターンブランチ指令を行う時、イン
デツクスレジスタ３２ＶＣより．規定されるロケーシヨ
ンの内容は、アドレスセレクタ２８に対し、次いでアド
レスカウンタ２６に対してＳＲＡＲ３Ｏにより通される
。この様に、リターンブランチ指令は、リターンアドレ
スレジスタ３０に既に記憶された１アドレスに対してア
ドレスカウンタ２６をプリセツトさせる。第５図におい
て、ＡＬＵ４２とアキユミレータ５０について更に詳細
に記述する。

Ａオペランドマルチプレクサ１０２は、命令レジスタ２
４のビツト３〜５により規定された３ビツトのアドレス
により８つのデータフイールドの１つを選択する。４乃
至７に相等するＡオペランドに対しては、ＡＬＵＡＸｌ
Ｏ２はアダプタのデータセレクタの出力を選択し、この
セレクタが命令レジスタ２４のビツト４および５によつ
て４つのフイールドの１つを選択する。

アダプタのデータセレクタの出力は、ＢＤＣＩＩＣおい
て０ＲされＡオペランドマルチプレクサ１０２に対して
のみ送られる。作動状態のアダプタのみがそのデータセ
レクタの出力を駆動する。アダプタが不作用である時、
そのデータセレクタの出力は高インピーダンス状態にな
る。ＡＬＵＡＸからの８ビツトの出力は、ＡＬＵ４２と
、テストマルチプレクサ４６と、スクラツチパツドメモ
リ一５２と、バスインターフエースレジスタ３６に送ら
れる。Ｂオペランドマルチプレクサ１０４は、ＡＬＵ４
２に対するＢ入力として４つのデータフイールドの１つ
を選択する。

このＢオペランドは、命令レジスタ２４のビツト６およ
び７によるＡＬＵ指令の間に明示的に規定される。他の
指令に対しては、Ｂマルチプレクサの省略時（デフオー
ルト）出力は命令レジスタのビツト６〜１０，１２およ
び１４〜１５であり、これは定数指令の間データの定数
を規定する。ＡＬＵＢＸｌＯ４に対するアドレスは、レ
ジスタ２４から示される信号を介して駆動されるＮＡＮ
Ｄゲート１０６および１０８をそれぞれ介してＡＬＵＢ
ＳｌとＡＬＵＢＳ２により形成される。ＡＬＵ４２は、
Ａおよび／又はＢオペランドマルチプレクサからデータ
を用いて８ビツトの算術演算又は論理演算を実施する。

実施される演算の種類は、モード信号、桁送り駆動およ
び桁送り入力により決定され？前記４つのモード信号、
桁送り駆動および桁上げ入力（Ｃａｒｒｙ−１ｎ）は、
３の０Ｐコードを有するＡＬＵ指令の間命令レジスタ２
４により明示的に規定される。更に、フアームウエアは
、算術演算中の桁送り入力をフリツプフロツプＡＬＵＣ
ＯＳの状態により規定される如く最後のＡＬＵ指令の桁
上げ出力（ＣａｒｒｙＯｕｔ）として指令し得る。ＡＬ
Ｕ指令が実行されない時、各信号ＡＬＵＭＤ３＋（ＮＡ
ＮＤゲート１１０の出力）と、ＡＬＵＭＤｌ＋（ＮＡＮ
Ｄゲート１１２の出力）と、ＡＬＵＭＣＥ−（ＮＡＮＤ
ゲート１１４の出力）は省略され１になる。ＵＰＩＲｌ
ｌ＋およびＵＰＩＲｌ３＋ＡＬＵモードビツトは省略時
状態がなく、この為ＡＬＵの省略時出力をして命令レジ
スタ２４のビット１１および１３に従つて変化させる。
ゲート１１６，１１８および１２０を介して形成される
信号ＡＬＵＣＩＮ−はこの演算に対しては「ＤＯｎ５ｔ
Ｃａｒｅ」となる。これ等の２ビツト（ＵＰＩＲｌｌ＋
および１３＋）は、定数指令および装置アダプタ指令の
間規定されてＡＬＵに４つの演算の１つを実施させる。
ＡＬＵデータ出力はアキユミレータ５０とスクラツチパ
ツドメモリーアドレスカウンタ５４、および装置アダプ
タにＡＬＵ出力を送る増巾器に送られる。更に、ＡＬＵ
出力の各ビツトは開放コレクタインバータの回路網に送
られ、前記インバータのアンド操作された出力はＡＬＵ
ＥＱＺフロツプ１２２に対するデータを与える。ＡＬＵ
ＥＱＦｌ２４とＡＬＵＣＯＴｌ２６の状態フロツプと共
にこの状態フロツプは、ＡＬＵ指令の間に生じる信号Ｌ
ＯＤＡＬＵによりクロツクされる。この様に、ＡＬＵ指
令が実行されている時ＡＬＵ状態フロツプはセツト（又
はりセツト）し、次のＡＬＵ指令迄フアームウエアテス
トに対し有効状態を維持する。ＡＬＵＥＱＺおよびＡＬ
ＵＥＱＦ状態フロツプは、それぞれ全てが零のＡＬＵ出
力および全てが１のＡＬＵ出力を表示する。ＡＬＵＣＯ
Ｔフロツブ１２６はＡＬＵ４２の桁上げ出力を表示し、
ＡＬＵが減算モードにある時、ＡおよびＢオペランドの
相対的大きさを表示する様作用出来る。診断の目的には
、ＡＬＵの状態フロツプの各々は、信号ＳＥＴＲＥＧに
よりＡＬＵから独立的にセツト出来、又信号ＣＬＲＲＥ
ＧによりＡＬＵから独立的にりセツト出来る。ＳＥＴＲ
ＥＧとＣＬＲＲＥＧはフアームウエア指令により活動出
来、ＣＬＲＲＥＧは又マスタークリアの間活動してＡＬ
Ｕ状態フロツプをマスタークリアに続く零の状態にさせ
る。

ＣＬＲＲＥＧと共にりセツトするアキユミレータ（ＡＬ
ＵＡＣ又はＡＣＵ）５０は、一時的データ記憶の為に使
用される。

このアキユミレータ５０も、内容が右方に１ビツトポジ
シヨン丈シフトされシフト入力は常に零である右寄せ操
作を行う事が出来る。アキユミレータの動作は、ロード
選択回線ＡＣＵＬＳＯ（ＮＡＮＤゲー口２８の出力）お
よびＡＣＵＬＳｌ（ＮＡＮＤゲート１３０の出力）の状
態と、クリア信号ＣＬＲＲＥＧと、クロツク信号ＣＬＫ
ＳＴＢにより決定される。アキユミレータ５０の出力は
、ＡおよびＢオペランドマルチプレクサ、１０２および
１０４にそれぞれ送られる。スクラツチパツドメモリ一
５２およびそのアドレス指定動作については、次に第６
図に関して更に詳細に論議する。

スクラツチパツドメモリ一５２は２５６×８ビツトの読
出し／書込みメモリーで、各チヤンネルにより必要とさ
れるか形成される情報を記憶するのに使用される。Ａオ
ペランドマルチプレクサ（ＡＬＵＡＸ）１０２からのデ
ータは、アドレスセレクタ５６のビツト０および１、お
よびアドレスカウンタ５４のビツト２乃至７により規定
されるロケーシヨンにメモリー書込み指令（ＭＷＴＣＭ
Ｄ）の間にスクラツチパツドメモリ一５２に書込まれる
。スクラツチパツドメモリ一に対する入力がＡＬＵＡＸ
から得られる為、フアームウエアの参照できるレジスタ
を入力局部レジスタとして使用する事が出来る。スクラ
ツチパツドメモリ一５２からの出力は、ＡおよびＢオペ
ランドマルチプレクサに送られる。メモリー書込み指令
のデコードはクロツク信号ＣＬＫＳＴＢでＡＮＤされて
書込みパルスＭＷＴＣＭＤを生じる。この書込みパルス
は、データの準備と保留時間を保証する為サイクルの終
りの直前に生じる。ＳＰＭＡＣ５４は、ＡＬＵの出力を
ロード出来、あるいは増進し得る２ビツトのカウンタで
ある。ＡＬＵ出力（ＡＬＵＯＴ）は、ＬＯＤＳＰＡ（ゲ
ート１３２の出力が活動中の時は常にＣＬＫＳＴＢにお
いてアドレスカウンタ５４にロードされる。ＬＯＤＳＰ
Ａ制御信号は、Ａオペランドとしてアドレスカウンタ５
４を用いる定数指令（ＣＯＮＳＰＡ）に対してＡＬＵ出
力でアドレスカウンタがロードされる様指定する前記各
ＡＬＵ指令（ＬＤＡＳＰＡおよびＬＤＢＳＰＡ）に対し
て形成される。

アドレスカウンタ５４は、その内容を１丈増進させるＣ
ＬＫＳＴＢにおいて制御信号ＷＩＡＩＭＡ（ゲート１３
４の出力）が活動状態の時は常に増進される。

ＷＩＡＩＭＡはＷＩＡＦＬＰフリツプフロツプ１３６が
セツトされている時、増進メモリアドレス指令（ＩＭＡ
ＣＭＤ）の間に発生される。ＷＩＡＦＬＰフロツブは、
書込みおよび増進アドレス指令（ＷＩＡＣＭＤ）の実行
中セツトし、この指令に続く１サイクルをりセツトする
。この様に、アドレスカウンタ５４は、ＷＩＡ指令が実
行される時は常に書込み動作の後１サイクル増進する。
制御信号ＣＬＲＲＥＧはアドレスカウンタを零にりセツ
トし、ＷＩＡＦＬＰフロツプをりセツトする。ＣＬＲＲ
ＥＧ信号はマスタークリアおよびフアームウエア指令に
より形成される。ＳＰＭインデツクス制御フロツプ１３
８は、命令レジスタのビツト９（ＵＰＩＲＯ９）の状態
に従つてセツト又はリセツトインデツクス指令（ＳＲＩ
ＣＭＤ）の間にセツト又はりセツトされる。このフロツ
プは又ＣＬＲＲＥＧが活動中いつでもりセツトする。Ｓ
ＰＭＩＣＦｌ３８の出力はスクラツチパツドメモリーア
ドレスを決定する。インデツクス制御フロツプ１３８が
りセツトされている時、スクラツチパツドメモリ一５２
はスクラツチバツドメモリ一のアドレスカウンタ５４の
８ビツトの内容によりアドレス指定される。インデツク
ス制御フロツプ１３８がセツトされている時、スクラツ
チパツドメモリーアドレスがインデツクスレジスタ３２
の内容によりインデツクスされる。このインデツクス制
御フロツプ１３８は、駆動されるチヤンネル番号とは独
立にフアームウエアがスクラツチパツドメモリ一５２を
アドレス指定する時を除き、通常ＯＮの状態である。一
実施態様において、ＢＤＣは４装置迄構成出来る。各装
置が同時に使用中であつても、ＢＤＣはチヤンネル活動
を多重化し、インデツクスレジスタ３２を用いていつで
もどのチャンネルが活動中であるかを指示する。インデ
ツクスレジスタ３２の内容は、スクラツチパツドメモリ
一５２とリターンアドレスレジスタ３０をアドレス指定
するのに用いら板又どのアダプタがフアームウエア指令
を実行する様駆動され得るかを決定する。２ビット巾の
インデツクスレジスタ３２頃特定のチャンネル番号（Ｕ
ＰＩＲ、１２〜１３）をロード出来、あるいはチャンネ
ル要請優先順位エンコーダ（ＣＲＥＮＸ、０〜１）によ
り指定されるチヤンネル番号をロード出来る。

インデツクスレジスタへの入力は、命令レジスタのビッ
ト１１（ＵＰＩＲ、１１）に従つて選択され、ＬＯＤＳ
ＰＩが活動状態の時は常にロードされる。

アドレスセレクタ５６はスクラツチパツドアドレスの２
つの最上位ビツトを決定する。インデツクス制御フロツ
プ１３８がセツトされている時、ＳＰＭＡＳ５６は出力
としてインデツクスレジスタ３２の内容を選択する。イ
ンデツクス制御フロツプがりセツトされる時、アドレス
セレクタ出力はアドレスンリウンタ５４の２つの上位の
ビツトと等しい。フアームウエアは、普通スクラツチパ
ツドメモリ一５２をインデツクスし、これにより前記メ
モリーを各チヤンネルに対して４半部領域の１つに分割
する。スクラツチパツドメモリ一の各４半部領域は同じ
トポロジを有するが、１つの４半部領域における動作は
そのチャンネルに接続される装置の種類により変化する
。ＢＤＣおよびアダプタのチヤンネル制御については更
に詳細に臥下に論議する。

１つのチヤンネルは、ＢＤＣｌ装置アダプタおよび装置
からなつている。

全チヤンネル制御はハードウエアおよびフアームウエア
の組合せにより生じる。チヤンネル作動可能フロツプは
、各チャンネルに設けられ、チヤンネルの利用可能度を
動的に制限するのに使用される。装置の動作又は割込み
動作が進行中でなければ、チヤンネルは通常作動可能の
状態にある。チヤンネル作動可能フロツプは、マスター
クリアの間に全てりセツトされ、基本ロジツクテストの
後フアームウエアがチヤンネルを作動可能にする迄りセ
ツトの状態を維持する。りセツトされているチヤンネル
作動可能フロツプが殆んどの場合バスサイクルに対して
ＮＡＫ（否定応答）を惹起する為、ＢＤＣに対するバス
サイクルはこの時間間隔内でＮＡＫされる。ＢＤＣは４
つ迄の装置を取付けられ、その各々は同時に作動状態に
出来る。アダプタ駆動ゲートは、スクラツチパツドメモ
リ一のインデツクスレジスタ３２の内容を用いて各チヤ
ンネルに対して１つの駆動信号を形成してどのアダプタ
が駆動されるべきかを決定する。駆動されないアダプタ
はＢＤＣ／アダプタインターフエースに対する制御機能
の全てを無視し、それらのデータセレクタ出力を非可動
にもする。よつていつでもＢＤＣのフアームウエアに１
つのアダプタと連絡させ得る。駆動信号は、ＢＤＣと各
アダプタ間の対話を一時に１つのアダプタに対するよう
に制限するが装置とアダプタ間の対話には影響を与えな
い。各アダプタはＢＤＣに対して２つの信号を与え、前
記ＢＤＣは、（１）アダプタがデータ要請する事、又は
（２）アダプタが非データ即ちサービス要請を有する事
を表示する。

データおよびサービス要請は、アダプタが駆動されない
時でも常に有効であり、どんなチヤンネル作用がＢＤＣ
により要請されるかを決定する様使用される。各チヤン
ネルは、そのフアームウエアがアダプタの要請を駆動す
る為使用するフリツプフロツプを有する。これ等のフロ
ツプは個々にフアームウエア指令により制御されて命令
レジスタ２４のビツト１５に従つてフロツプをセツト又
はりセツトさせる。全てのアダプタ要請駆動フロツプは
マスタークリアの間りセツトされて、フアームウエアが
フロツプをセツトする時迄全ての要請をプロツクする。
駆動されるとアダプタ要請信号はチヤンネル要請優先順
位エンコーダ５８に送られる。

又バス要請信号も要請エンコーダ５８に送られて、ＢＤ
Ｃがバスサイクルに肯定応答した事を表示する。チヤン
ネルエンコーダ５８はチヤンネル要請に優先順位を定め
、バス要請には最優先順位を、データ要請には２番目の
順位を、サービス要請に最低順位を与える。エンコーダ
も又チヤンネル番号により同種の要請に優先順位を決め
、チヤンネル１に最優先順位を、チャンネル４に最低頃
位を与える。チヤンネル要請優先順位エンコーダ５８の
出力は、要請が活きており、最優先順位がバス要請かデ
ータ要請か、最優先順位の要請のチヤンネル番号である
かを表示する。サービス要請は、バス要請又はデータ要
請が存在しない事により表示される。次に第７図におい
て、テストマルチプレクサ４６について論議する。フア
ームウエアの情報は、サブシステム内のデータ、状態お
よびエラーのテスト能力から得られる。テスト指令は、
テスト項目およびテスト条件を指示する。次の遂次指令
は、テスト項目がテスト条件と等しい場合飛越される。
全てのテスト項目は、その各出力がそれぞれＴＳＴＸＢ
Ｏ乃至ＴＳＴＸＢ５であるテストマルチプレクサ１４０
−０乃至１４０−５の１つに送られる。これ等のマルチ
プレクサは、８つの入力の１つを選択するテスト項目を
指定するレジスタ２４からの１６ビツトのフイールドの
３つの下位ビツトを使用する。テスト項目フイールドの
上位の３ビツトは、更にＴＳＴＭＵＸマルチプレクサ１
４２によりテスト項目を選択する為に使用される。ＴＳ
ＴＭＵＸマルチプレクサ１４２の各出力により規定され
る如きテスト項目の状態はレジスタ２４から表示された
ビツトにより示される如きテスト条件に対して比較され
、テスト妥当信号（ＴＳＴＶＬＤ＋）（ＮＡＮＤゲート
１４４，１４６，１４８により形成される）は前記の比
較結果が真であれば高くなる。

妥当性テストは、次のクロツクサイクルの間命令レジス
タ２４をクリアするクリアマイクロプログラム命令フロ
ツプ（ＣＬＲＵＰＩ）１５０１ＩＣ記憶される。もしこ
のテストが妥当しない時は、命令レジスタ２４はクリア
されず、通常次の遂次命令が実行される。次に第８図に
おいて、クロツク兼クロツク制御部３４について論議す
る。このクロツク兼クロツク制御部の波形は、第９図に
示される。８ＭＨＺのクリスタル発振器の出力（ＣＬＫ
ＯＳＣ＋００）は２５０ｎｓのクロツクサイクルを生じ
る様に分周される。

２つのクロツク信号（ＣＬＫＳＩＧ土００）とクロツク
ストローブ（ＣＬＫＳＴＢ＋００）は、ＢＤＣおよびア
ダプタのハードウエアの制御の為の各クロツクサイクル
間生成される。

このクロツク信号フロツプ１５４は、入力が高い限りＣ
ＬＫＯＳＣ＋００信号の負の縁部において状態を変化さ
せるＪＫフロツプである。停止フロツプ１５６がセツト
される時、Ｊ入力は低くなり、クロツク信号フロツプ１
５４をりセツトしかつりセツト状態を維持する。負クロ
ツク信号（ＣＬＫＳＩＧ−００）は、インバータ１５８
を介して反転（ＣＬＫＳＩＧ＋１０）され、１００ｎｓ
の全遅延巾を有するタツプを設けた遅延回線１６０に与
えられる。

４０郁のタツプと９０ｎｓのタツプはドライバー１６２
、インバータ１６４およびゲート１６６を介してストロ
ーブ（ＣＬＫＳＴＢ＋００）を形成する為に使用され、
これは各クロツクサイクルの後半部の間に行われる。

このストローブは、巾が最低３５ｎｓになる様、かつデ
ータ準備に見合いスクラツチパツドメモリ一５２に書込
むのに十分な時間を保持するサイクル中の１点で生じる
様に設計され翫ストローブも又ＢＤＣおよびアダブタ内
のレジスタをクロツクする為に使用される。通常の作動
の間割込まれずに動作するＢＤＣのクロツクは、停止フ
ロツプ１５６が０Ｎの状態にある時は必らず停止させら
れる。停止フロツプ（ＣＬＫＨＬＴ±１０）は、（１）
重大なエラーを検出しＢＤＣを停止する時、（２）テス
トモードに入る時フアームウエアによりセツト出来、あ
るいは（３）制御記憶装置のエラーが検出される時ハー
ドウエアによりセツト出来る。フアームウエアに対して
は、停止フロツプは最初ＣＬＫＨＬＴ＋００信号を高く
させるＮＡＮＤゲート１６８を介して受取られる停止指
令の実行により初期セツトされる。テストモードを除い
て、停止条件は、マスタークリアが行われる迄、信号Ｒ
ＥＣＨＬＴ−により再循環される。然し、テストモード
フロツプ１７０が０Ｎの状態である時、ＲＥＣＨＬＴ一
機能はＢＤＣがバスサイクルを承認する毎に不作用状態
になる。

クロツク発振器（ＣＬＫＯＳＣ−１０）１５２の次の切
換え動作がＣＬＫＨＬＴ＋００が低くＲＥＣＨＬＴ−が
高い為に停止フロツプ１５６をりセツトさせる。

りセツトされる停止フロツプ１５６はクロツク信号フロ
ツプ１５４に対するＪ入力に１をおき、ＣＬＫＯＳＣ＋
００の２番目の切換え時にこれの状態（ＳＥＴ）を変化
させる。肯定クロツク信号ＣＬＫＳＩＧ＋００はＮＡＮ
Ｄゲート１７２を介してフイードバツクして、クロツク
停止フロツプに対する高いデータ入力を形成し、インバ
ータ１７４の出力側に形成されるＣＬＫＯＳＣ−１０の
３番目の切換えの間前記フロツプをセツトする。この様
に、１つのクロツクサイクルは、ＢＤＣに対する各バス
転送の為のテストモードの間形成される。テストモード
フロツプ（ＴＳＴＭＯＤ±００）１７０は７アームウエ
ア指令（ＳＴＭＣＭＤ＋）によりセツトされ、マスター
クリアが行われる迄、あるいはテストモードを生じ停止
フロツブをりセツトする指令がバスにおいて受取られる
迄ＲＥＣＭＯＤ−の為セツト状態を維持する。クロツク
の歩進の制御に加えて、テストモードフロツプ１７０は
又マイクロプログラム命令レジスタ２４に対する入力を
制御する。セツトされると、テストモードフロツプ１７
０はＰＲＯＭを不作用にし、命令レジスタ２４に対する
テストモード入力を駆動する。第１０図において、走査
ロジツク６８はＢＤＣに内蔵され、マイクロプログラム
制御記憶装置２２の完全性を保証する。

このロジツクは、制御記憶装置２２の各ビツトポジシヨ
ンに対して水平方向の検査を行い、もしエラーが検出さ
れるとＢＤＣクロツク３４を停止させる。もしエラーが
検出されなければ、ＢＤＣは基本ロジツクテストのフア
ームウエア部分を実行する為継続する。走査モードフロ
ツプ（ＳＣＮＭＯＤ′ＩＯＯ）１７６はマスタークリア
（ＭＳＴＣＬＲ−）でセツトし、前記マスタークリアは
０Ｐコードデコーダ４０を不作用にし全てのブランチ指
令を禁止する。全ての指令が禁止されると、ＢＤＣは制
御記憶装置２２の出力を命令レジスタ２４にロードし、
各クロツクサイクルの間アドレスカウンタ２６を制御記
憶装置の次のロケーシヨンに増進させる。この操作は制
御記憶装置２２のロケーシヨン０００からＦＦＦ迄継続
し、この時アドレスカウンタ（ＵＰＡＣＺＣ±）２６の
桁上げ出力が生じる。次にアドレスカウンタ２６は帰零
し、制御記憶装置に対し別の走査を開始する。走査ビツ
トセレクタ（ＳＣＮＢＳＨ±００、ＳＣＮＢＳＬｉＯＯ
）１８２，１８４はそれぞれ、アドレスとして走査ビツ
トアドレスカウンタ１７８の出力を用いてマイクロプロ
グラム命令レジスタ２４の１つのビツトを選択する。こ
の選択された命令ビツト（ＳＣＮＢＳＯ＋００）は、走
査ビツト和フロツプ（ＳＣＮＢＳＭ±００）１８６に対
してＪ．Ｋ入力を与える。

ＳＣＮＢＳＭ＋００フロツプの半部は、その前の内容を
各クロツクサイクルの起動時に選択されたビツトに加え
る。１回の制御記憶装置２２の走査完了時において、走
査ビツト和フロツプ１８６は制御記憶装置２２の各ロケ
ーシヨンを加え、その結果は零でなければならず、エラ
ーが検出されなかつた事を示す。

もし１つの走査の終りで走査ビツト和が零でない場合、
走査エラーゲート（ＳＣＮＥＲＲ＋００）１８８は高く
なり、走査エラーフロツプ（ＵＰＩＥＲＲ±００）１９
０をセツトする。走査エラーフロツプ１９０はＢＤＣク
ロツクを停止させ、走査ビツトアドレスカウンタ１７８
の内容は、マイクロプログ大鳩ｕ御記憶装置２２のどの
ビツトがエラー状態であるかを表示する。

エラーが走査の終りで検出されなければ、走査ビツトア
ドレスカウンタ１７８はマイクロプログラムのアドレス
カウンタ（ＵＰＡＣＺＣ−１０）２６のオーバーフロー
の為に増進し、マイクロプログラムのアドレスカウンタ
２６はロケーシヨン零へ循環する。走査動作はそれ自体
で反復するが、走査ビツト和のフロツプ１８６１１Ｃ．
対するＪｓＫ入力として命令レジスタ２４の次のビツト
を使用する。走査動作は、エラーが検出される迄、ある
いは全てのビツトが検査される迄継続し、この時走査ビ
ツトアドレスカウンタ１７８はオーバーフローし、走査
モードフロツプ１７６をりセツトする桁上げ出力ＳＣＮ
ＢＡＣ＋００を生じる。走査モードフロツプ１７６がり
セツトする時、０Ｐコードデコーダ４０とブランチ指令
が駆動され、フアームウエアの通常の実行が始まる。後
続のＢＤＣフアームウエアの論議は、スクラツチパツド
メモリ一５２が４半部に分割されて、その各４半部が各
チヤンネルに与えられる事を想起すれば更に容易に理解
されよう。

各４半部のトポロジ一は同様であり、次の如くである（
ブランクアドレスは使用しない）。アドレス 簡略記号 ００ＣＷＤ１０１０ Ａ０ Ｂ０ Ｃ０ Ｄ０ Ｅ０ Ｆ１ Ａ ＣＷＤ２ ＩＬＣｌ ＩＬＣ２ ＳＦＣｌ ＴＳＫｌ ＴＳＫ２ ＡＤＲｌ ＡＤＲ２ ＭＯＤｌ ＲＮＧｌ ＲＮＧ２ ＣＮＦｌ ＣＮＦ２ ＣＮＦ３ ＣＮＦ４ ＳＴＳ１ ＳＴＳ２ 内 容 制御ワード、ＬＳＢ 〃 〃 ＭＳＢ 割込みレベル、ＬＳＢ 割込みレベル、ＭＳＢ 起動機能コード タスク、ＬＳＢ 〃 ＭＳＢ アドレス、ＬＳＢ 〃 ＭＳＢ モジユール レンジ、ＬＳＢ 〃 ＭＳＢ 構成ワード１、ＬＳＢ 〃 〃 １、ＭＳＢ 〃 〃 ２、ＬＳＢ 〃 〃 ２、ＭＳＢ 状態、ＬＳＢ ＭＳＢ アドレス 簡略記号 内 容 １Ｂ １Ｃ １Ｄ １Ｅ １Ｆ ２Ａ ２Ｂ ２Ｃ ２Ｄ ２Ｅ ２Ｆ ＤＴＡ１ ＤＴＡ２ Ｍ０Ｎ１ ＤＭＳ１ ＤＩＤ１ ＤＩＤ２ ＣＨＮ１ ＣＨＮ２ ＣＰＣ１ ＣＰＣ２ ＩＤＦ１ ＩＤＦ２ ＷＬ０１ ＷＬ０２ ＷＬＯ３ ＷＬＯ４ ＷＬＯ５ ＷＬＯ６ ＷＬＯ７ ＷＬＯ８ ＷＬＯ９ ＷＬｌＯ ＷＬｌｌ ＷＬｌ２ データ、ＬＳＢ 〃 、ＭＳＢ チヤンネルモニタ一 ＤＭＡ制 御 装置識別、ＬＳＢ 〃 ＭＳＢ チヤンネル番号、ＬＳＢ 〃 〃 ＭＳＢ ＣＰのアドレス、ＬＳＢ ＣＰのアドレス、ＭＳＢ 割込みベクトル、ＬＳＢ 〃 〃 ＭＳＢ 作動ロケーシヨン 次に第１１図において、フアームウエアと組合わせて設
けられる基本ロジツクテスト７２（ＢＬＴ）について論
議する。

基本ロジツクテストＫＢＤＣにおける・・−トウエアの
構成要素の機能テ ｌストを実施する。

ＢＬＴの満足すべき完了は、例えば発光ダイオード（Ｌ
ＥＤ）の如き光を点滅する為に使用出来る信号を与える
事により確証される。基本ロジツクテストは、出力制御
ワードバスシーケンスにおける初期設定指令の検出と同
時に シマスタークリア１９２又はＢＤＣのフアームウ
エア（バス要請ルーチン８６）により開始される。ＢＬ
Ｔｌζ マイクロプログラムの制御装置２２の走査をハ
ードウエアが完了した後開始し、下記の諸機能を実施す
る。下記の項の数字は第１１図に 乏おけるフロープロ
ツクに対応する。１１−１、初期設定は、ＢＬＴがマス
タークリアにより惹起されなかつた場合に実施される。

この初期設定は一・−トウエアにパワーアツプ即ち初期
設定状態をとらせる。 ３１
１−２、ブランチテストは、テスト指令およびブランチ
指令の実施により、サブルーチンのリターンアドレスレ
ジスタ３０と、テストマルチプレクサ４６と、マイクロ
プログラムのアドレスセレクタ２８と、マイクロプログ
ラムのアドレスカ ３ウンタ２６の動作を検査する。１
１−３、プランチテストの間の故障は、ＢＤＣを停止さ
せ、ＢＤＣ盤上のＬＥＤの発光により確認される。

１１−４、状態テストはテスト指令を用いて、 ４特定
の状態とエラーフロツプがステツプ（１）における初期
設定の間にクリアされた事を検査する。

同じフロツプが次にセツトされ、零に固着する故障がチ
エツクされる。１１−５、ＡＬＵのテストは、初期設定
の間にりセツトされてモード、桁送り駆動、およびＡＬ
Ｕ４２に対する桁入れビツトが零又は１に固着していな
いかを検査するアキユミレータ５０の内容を使用する。

１１−６、レジスタテストは、記憶および選択能力に対
するアキユミレータ５０、バスインターフエースレジス
タ３６およびスクラツチパツドのアドレスカウンタ５４
のテストを行う為シフトされた複数の１のパターンを使
用する。

１１−７、スクラツチパツドテストは全て零のメモリー
から開始し、全て１のパターンを１つのロケーシヨンに
書込む。

次に、このテストは、他の全てのロケーシヨンが零の状
態を維持しかつ書込まれたロケーシヨンが全て１のバイ
トを維持する事を検査する。この隣接ワード混信チエツ
クがスクラツチパツドメモリ一５２の各ロケーシヨンに
ついて行われる。１１−８、ステツプ４乃至７で検出さ
れるどんなエラーも、残るテストを通過してＢＤＣを直
接準備ルーチンにブランチさせる。

もしエラーが検出されなければ、ＱＬＴ指令が実行され
これがＬＥＤの発光を消す。１１−９、ＢＬＴは、ブラ
ンチテストの間に停止が行われなければ準備ルーチンに
送られる。

そのフローチヤートが第１２図に示される準備ルーチン
は、基本ロジツクテスト７２の実行に続いて開始される
。この準備ルーチンの目的は、各チヤンネルが、これに
接続される装置形式を識別する為にポイントサブルーチ
ン７８により質問される事を保証し、かつチヤンネルの
作動に必要とされるこれ等のパラメータを設定する事で
ある。準備ルーチンにより実施される諸機能は下記の如
くである。１２−１、準備ルーチン内のサブルーチンは
全てのスクラツチパツドメモリ一をクリアする。

００又はＸｘ．但しＸ×はユーザにより指定される、で
メモリーの全てのロケーシヨンを書込むこのサブルーチ
ンは又ＢＬＴスクラツチパツドテストの間にも使用され
る。

１２−２、チヤンネル１はインデツクスレジスタ３２を
設定する事により駆動される。

これは、装置アダプタを駆動し、サブルーチンのリター
ンアドレスレジスタ３０をアドレス指定し、スクラツチ
パツドのアドレスカウンタ５４をインデツクスする（イ
ンデツクスモードが０Ｎの状態であると仮定）。１２−
３、準備ルーチンは、チヤンネルモニタ一のフラツグバ
イトの初期設定ビツトをセツトするポイントサブルーチ
ン７８の排他的部分にブランチする。

１２−４、初期設定フラツグのセツト動作を検出すると
同時に、割込みルーチン８２は準備ルーチンの（ＳＳＥ
ＴＵＰ−ＬＯＯＰ）アドレスにブランチする。

もし全てのチヤンネルが質問されると、準備ルーチンは
待機ルーチン８４にプランチする。１２−５、準備ルー
チンは、インデツクスレジスタ３２をロードする事によ
り次のチヤンネルを駆動する。

次に第１３図に示される如きポイントルーチンにおいて
、サブルーチンのリターンアドレスレジスタ３０は、装
置支持ルーチン８０における特定ルーチンを指示するア
ドレスを記憶する為に使用されるチヤンネル当り１つの
ロケーシヨンを含んでいる。

然し、最初はチヤンネル識別が不明で、チヤンネルポイ
ンタは妥当でないものと考えられる。ポイントルーチン
の目的はチヤンネルの識別を行い、与えられたチヤンネ
ルにより必要とされる装置支持ルーチン８０の始動アド
レスをリターンアドレスレジスタ３０にロードすること
である。その後、装置支持ルーチンは、初期設定又は停
止／Ｏ指令が検出されこの時ポイントルーチンがポイン
タを再び初期設定する迄チヤンネル動作および装置の状
態に従つてポインタを維持する。チヤンネルポインタの
初期設定に加えて、ポイントルーチンは下記の如く他の
機能を実施する。１３−１、準備ルーチンは、スクラツ
チパツドメモリ一５２に維持されるチヤンネルモニター
フラツグバイトの初期設定ビツトをセツトするポイント
ルーチンの排他的アドレス（ＳＳＥＴＵＰＰＯＩＮＴ）
にブランチする。

このセツトされるビツトは、割込みルーチン８２が準備
ルーチン（７６に再びブランチする事を保証する。１３
−２、インデツクスレジスタ３２の内容により駆動され
る装置アダプタが初期設定される。

１３−３、ポイントルーチンは、スクラツチバツドメモ
リ一５２内に装置識別コードを記憶する。

ポイントルーチンにより使用される全てのスクラツチパ
ツドメモリーアドレスがインデツクスレジスタ３２の内
容により増加される。待機ルーチン８４又はフアームウ
エア（バス要請ルーチン８６）はこＸでポイントルーチ
ンに入る。１３−４、装置識別コードがチヤンネルの識
別を決定するために周知の値と比較される。

１つの装置に対する既知の識別値の比較は各装置の型式
に対し、即ちプリンタ、カードリーダ等に対して反復さ
れる。

１３−５、チヤンネルの識別が一たん出来ると、サブル
ーチンのリターンアドレスレジスタ３０は前記チヤンネ
ルにより必要とされる装置支持ルーチン８０の起動アド
レスをロードされる。

読出し又は書込まれるＳＲＡＲ３Ｏのアドレスは、たと
えばスクラツチパツドメモリ一５２がインデツクスモー
ドになくても、インデツクスレジスタ３２の内容により
決定される。１３−６、１チヤンネルに使用される起動
機能コードは、装置の種類に従つて変化し、スクラツチ
パツドメモリ一５２に記憶される。

起動機能コードの値はバス要請ルーチン８６により使用
されて「ＧＯ」指令が受取られる時を確認する。１３−
７、チヤンネル作動可能フロツプはマスタークリアの間
にりセツトされ、ＢＤＣを前記チヤンネルに対するバス
サイクルをＮＡＫ（否定応答）させる。

チヤンネル作動可能フロツプは、チヤンネルに接続され
る装置が支持される事が判る時ポイントルーチンにより
セツトされる。１３−８、装置要請は、マスタークリア
の間不作用とされ、もし装置が支持されれば駆動される
１３−９、ポイントルーチンはリターンブランチを行う
事により退出してマイクロプログラムのアドレスカウン
タ２６にステツプ（５）で規定されたチヤンネルポイン
タをロードする。

１３−１０、チヤンネルは支持されず、そのポインタは
割込みルーチン８２にセツトされる。

装置要請は不作用状態を維持し、チヤンネル作動可能フ
ロツプはりセツト状態を維持して、ＢＤＣをして前記チ
ヤンネルに対するどんなバスサイクルもＮＡＫさせる。
１３−１１、ポイントルーチンは、初期設定フラツグを
見出して準備ルーチン７６に再びブランチする割込みル
ーチン８２にブランチする。

第１４図に示される待機ルーチンは、チヤンネル要請順
位エンコーダ５８の状態と出力をテストする事によりチ
ヤンネルの優先順位を定めて作用状態を設定する為に応
答する。待機ルーチンは図小されているルーチンから直
接入られ得る。１４−１．１つのチヤンネル要求は、Ｂ
ＤＣへの自発的なバスサイクルや、装置アダプタデータ
要求又は、装置アダプタサービス要求のような１つ以上
の事が起こつたことを表わす。

１４−２、もしチヤンネル要求が成されれば、待機ルー
チンはアダプタのための要求である動作の間バスインタ
ーフエースレジスタ動作状態フロツプをセツトする。

１つのアダプタ要求はバスサイクルを必要とするかもし
れず、セツトされている動作状態フロツプはどんな自発
的バス運転も承認されることを妨げる。

もしチヤンネル要求がバス要求のためであつても動作状
態フロツプはすでにセツトされていることに注意された
い。１４−３、待機ルーチンは、最高優先順位の要求を
したチヤンネルの番号をスクラツチパツドメモリーイン
デツクスレジスタ３２へロードする。

この高優先順位のチヤンネル番号は、チヤンネル要求優
先順位エンコーダー５８によつて決定される。１４−４
、もし高優先順位の要求がバス要求であれば、待機ルー
チンはバス要求ルーチンヘブランチする。

１４−５、もしバス要求でないなら、待機ルーチンは、
装置がオンラインであることを規定する装置支持ルーチ
ン８０へ再びブランチする。

もし要求が、オフラインで働く装置によつて成されたも
のなら、待機ルーチンはチャンネルポインタを初期化す
るポイントルーチン７８へブランチする。１４−６、も
しチヤンネル要求がなければ、待機ルーチンは、ＣＰが
再割込みラインを引き上げたかどうかを決定するために
再割込みフロツプをテストし、もしフロツプがセツトさ
れていたら、再割込みルーチン８８へブランチする。

もし再割込みフロツプがりセツトなら、待機ルーチンは
バスインターフエース動作状態フロツプをりセツトし、
これによつて自発的バスサイクルが承認されるのを許す
。次に第１５図において、待機ルーチン８４は、ＢＤＣ
に対する自発的なバス転送を検出する時バス要請ルーチ
ンにブランチする。

このバス要請ルーチンの目的は、バス転送のＩ／Ｏ要請
の実行と、必要に応じたフアームウエアのルーチンの設
定である。バス要請ルーチンのフローは下記の如くであ
る。１５−１．ＢＤＣがバスに対する２番目の半分の読
出しサイクルを設定しなければならないかどうかを決定
する為バスの状態がテストされる。

１５−２、もし応答が必要ならば、バス要請ルーチン８
６は、機能コードにより規定されるスクラツチパツドメ
モリ一のロケーシヨンの内容を用いてバスのインターフ
エースレジスタ３６をロードする。

１５−３、サイクルパラメータがロードされ、バスサイ
クルが開始される。

１５−４、機能コードがテストされて状態がソフトウエ
アにより読出されたかどうか決定する。

１５−５、状態のアテンシヨンビツトおよびバスのパリ
テイエラービツトは、機能コードが状態に対応するもの
であればりセツトされる。

１５−６＆７、ＡＣＫ又はＮＡＫが受取られる迄ルーチ
ンは待機する。

１５−８、ＮＡＫ（否定応答）を受取ると、ルーチンは
状態における存在しない資源エラーをセツトする。

１５−９、バス要請ルーチンは、２番目の半部の読出し
サイクルを完了して待機ルーチンに再びブランチする。

１５−１０、もし応答が必要でなければ、ＢＤＣはバス
インターフエースレジスタ３６の情報を記憶しかつこれ
をデコードしなければならない。

記憶すべき最初の項目は、さもなければフアームウエア
から認識出来ぬＢＤＣチヤンネル番号である。アドレス
のバスのビツト８乃至１６にあつた情報により規定され
る如きチヤンネル番号は、スクラツチパツドメモリ一５
２に記憶される。１５−１１．データバスの内容は機能
コードにより規定される１アドレスにおいてスクラツチ
パツドメモリ一に記憶される。

１５−１２、機能コードがテストされ、メモリ一のアド
レスがＢＤＣに転送されたかどうかを決定する。

１５−１３、アドレスバスの上位の８ビツトにより規定
される如きメモリーモジユール番号は、スクラツチパツ
ドメモリ一５２に記憶される。

１５−１４、アドレスバスのビツト１７により規定され
る如きデータ転送の方向は、ＤＭＡ制御バイトに記憶さ
れる。

１５−１５、バス要請ルーチンは、転送の間パリテイエ
ラーに対してテストする。

１５−１６、バスのパリテイエラービツトは、状態にセ
ツトされる。

更に、割込みレベルがバスサイクル間に転送されると、
強制的に零レベルにされる。１５−１７、パリテイエラ
ーの検出と同時に、バス要請ルーチンは割込みルーチン
８２にブランチする。

１５−１８、もしパリテイエラーが検出されなければ、
バス要請ルーチンは機能コードをデコードし、最初に制
御ワードについてテストする。

１５−１９、もし制御ワードが転送されたとすれば、Ｂ
ＤＣは最初の制御ビツトの零で始まるセツトを実行する
。

もし動作が必要でなければ、ルーチンは待機ルーチン８
４にブランチする。１５−２０、バス転送に対する機能
コードは、スクラツチパツドメモリ一５２に記憶される
始動機能コードと比較される。

バス要請ルーチンはこの比較が妥当しない場合は待機ル
ーチン８４にブランチする。１５−２１、始動機能コー
ドが検出された。

然しながら装置支持ルーチンを開始する前に、バス要請
ルーチンは、状態が読出された最後の時から同じチヤン
ネル土に生じるどんなバスパリテイエラーについてもチ
エツクする。このバス要請ルーチンは、もしエラーがセ
ツトされると、「ＧＯ」指令を禁止して割込みルーチン
８２にプランチする。１５−２２、ルーチンは、ＣＵＰ
からのチャンネルに対するこれ以上のいかなる対話もＮ
ＡＫするチヤンネル作動可能フロツプをりセツトする。

１５−２３＆２４、バス要請ルーチンは、装置支持ルー
チンに行く前にチヤンネルモニターフラツグバイトおよ
びＤＭＡバイトを準備する。

１５−２５、状態はアテンシヨンビツトを除いてクリア
される。

１５−２６、バス要請ルーチンは装置支持ルーチンに対
して戻りブランチを行う。

第１６図に示す割込みルーチンは、チヤンネルモニター
フラツグバイトおよび割込みレベルを検査して与えられ
たチヤンネルを調べ、割込みが形成されたかどうかを確
認する。

そのフローは下記の如くである。１６−１、チヤンネル
モニターフラツグバイトの初期設定ビツトをテストして
ＢＤＣが初期設定を行つているかを確認する。

１６−２、スクラツチパツドメモリ一５２においてチヤ
ンネル当り記憶されるチヤンネルモニタ一は零にりセツ
トされる。

１６−３、割込みルーチンは、次のチヤンネルを準備す
る為に進行する準備ルーチン７６の（ＳＥＴＵＰ：ＬＯ
ＯＰ）アドレスにプランチする。

１６−４、割込みルーチンは割込みレベルが零であるか
をテストする。

１６−５、もし割込みレベルが零でなければ、ルーチン
は割込動作して、スクラツチパツドメモリ一５２におい
て、直ちに利用出来ない割込みベクトルの前記部分を形
成する事により開始する。

アドレスバスおよびデータバスの最下位のバイトが形成
され、割込みが再トライされねばならない場合にスクラ
ツチパツドメモリ一に記憶される。１６−６、バスイン
ターフエースレジスタ使用状態フロツプがセツトされ、
バスィンターフエースレジスタ３６にアドレスおよびデ
ータがロードされる。

１６−７、割込みルーチンは、サイクルパラメータをロ
ードし、バス要請がない事により確認される如く使用中
のフロツプをセツト可能なバスサイクルを設定する。

このルーチンは、もしバス要請が存在すれば、ステツプ
（９）に行く。１６−８＆１２、ＢＵＳサイクルが開始
すると、割込みルーチンはＣＰＵからのＡＣＫ又はＮＡ
Ｋ応答を待機する。

１６−９、もし割込みがＮＡＫされると、ルーチンはス
クラツチパツドメモリ一におけるチャンネルモニターバ
イトの割込み係属ビツトをセツトする。

セツトされる割込み係属ビツトは、ＢＤＣが再割込み信
号を検出する時、割込み動作を再卜ライさせる。１６−
１０、チヤンネル作動可能フロツプがりセツトされ、こ
れはバスのチヤンネルに対するこれ以上の対話を禁止す
る。

１６−１１、割込みルーチンは、待機ルーチン８４の（
ＳＴＡＲＴ：ＷＡＩＴ）アドレスにブランチする。

１６−１３、チヤンネル作動可能フロツプがセツトされ
、これがチヤンネルに対するこれ以上のバスの対話を許
容する。

待機ルーチンが再割込みフロツプのセツトを検出する時
、第１７図に示される、前にＮＡＫされたどんな割込み
でも再トライする再割込みルーチンにブランチする。

全ての割込みが再トライされた後、再割込みルーチンは
待機ルーチン８４に再びブランチする。この動作は下記
の如くである。１７−１、バスのインターフエースレジ
スタ使用中フロツプはＢＤＣに対する自発的なりＵＳ転
送を禁止する様にセツトされる。

１７−２、チヤンネル１がスクラツチパツドメモリ一の
インデツクスレジスタ３２のローデイングにより駆動さ
れる。

１７−３、もし使用中フロツプがステップ′（１）でセ
ツトされる前にバスサイクルがＡＣＫされたとすれば、
再割込みルーチンは待機ルーチンに再びブランチしなけ
ればならず、再割込みフロツプはセツト状態の侭に残る
。

１７−４、チヤンネルモニターバイトの割込み中止ビツ
トがテストされてチャンネルによる割込みが前にＮＡＫ
されたかどうかを確認する。

１７−５、バスのインターフエースレジスタ３６に割込
みルーチンにより一部形成された割込みベクトルがロー
ドされる。

１７−６、サイクルパラメータがロードされ、バスサイ
クルが開始される。

１７−７＆１０、割込みルーチンは、ＣＰＵからのＡＣ
Ｋ又はＮＡＫ応答を待機する。

１７−８、スクラツチパツドメモリ一５２に記憶された
チヤンネルモニターバイトは、もし割込みが肯定応答さ
れると零にりセツトされる。

１７−９、チヤンネル作動可能フロツプがセツトされ、
これがチヤンネルへのＢＵＳ転送を許容する。

１７−１１、再割込みルーチンがスクラツチパツドメモ
リ一のインデツクスレジスタ３２をテストして全てのチ
ャンネルが解放されたかどうか確認する。

１７−１２、ルーチンが終了しなければ、次のチヤンネ
ルが、適当な値をスクラツチパツドメモリ一のインデツ
クスレジスタ３２にローデイングすることにより駆動さ
れる。

１７−１３、全てのチヤンネルが解放されると、ルーチ
ンは再割込みフロツプをりセツトする。

１７−１４、再割込みルーチンは、待機ルーチンに再び
ブランチする。

本発明のコントローラのマイクロ命令について以下に論
議する。

マイクロ命令は、フアームウエアの最小の要素で、制御
記憶装置の１ワードの１つ以上のビツトからなる。１つ
以上のマイクロ命令の組合わせは、制御記憶語の各ビツ
トを規定し、総合的にフアームウエアの指令と呼ばれる
。

特定の機能の実施に使用されるフアームウエア指令のシ
ーケンスは、マイクロプログラム又はフアームウエアの
ルーチンである。コントローラは８つの基本形態のフア
ームウエア指令、即ち雑指令、装置アダプタ指令、バス
ロジツク指令、ＡＬＵ指令、定数指令、メモリー指令、
テスト指令、およびブランチ指令を使用する。僅かにあ
る雑指令、ＡＬＵ、定数、メモリー、テストおよびブラ
ンチ指令のみが本発明の操作目的に有意義である。各種
のフアームウエア指令は、制御記憶ワードのビツト０，
１および２である特定の０Ｐコードにより識別される。
以下は、各種のフアームウエア指令の形成に使用される
各種のマイクロ命令の記述である。Ａオペランドマルチ
プレクサの出力を指定する為殆んどの指令においてＡオ
ペラントが使用され、バスインターフエースレジスタ３
６、スクラツチパツドメモリ一５２、テストマルチプレ
クサ４６およびＡＬＵ４２に送られる。マイクロプログ
ラム命令レジスタ２４のビツト３乃至５がＡオペランド
マルチプレクサに送られて８つの入力の１つを選択する
アドレスとしてこのマルチプレクサにより使用される。
同時に、ビツト４と５は各装置アダプタのデータセレク
タに送られ、駆動される装置アダプタはその４つのデー
タフイールドの１つを選択するため、そのビツトを使用
する。各アダプタのデータセレクタの出力は０Ｒされる
が、駆動されたアダプタのみがそのデータセレクタを駆
動する。不作用の場合は、アダプタのデータセレクタの
出力は高インピーダンスの状態にある。Ｂオペランドの
マイクロ命令は、ＡＬＵ指令の間使用されて、その出力
がＡＬＵ４２に送られるＢオペランドマルチプレクサに
対してアドレスを明確に規定する。マイクロ命令レジス
タ２４のビツト６および７からなるＢオペランドマイク
ロ命令は、０Ｐコードデコーダ４０の出力でゲートされ
、Ｂオペランドを確認する。ＢＤＣおよび装置アダプタ
におけるレジスタおよびフロツプに対するクリアおよび
セツト動作を実施する為に主として雑指令が使用される
。

雑指令は、一般に制御記憶ワードの全てのビツトを指定
する１つのマイクロ命令からなる。次に雑指令が有意義
である。

りセツトテストモード（ＲＴＭ）指令は、テストモード
からＢＤＣを脱出させ、診断プログラムが終了する時診
断ソフトウエアにより使用される。この指令は、ＴＳＴ
ＭＯＤ＋００フロツプをりセツトさせるＲＴＭＣＭＤ−
００信号を形成する。テストモードフロツプがりセツト
する時、マイクロプログラム制御記憶装置が駆動され、
ＢＤＣクロツクが通常の動作を再開する。セツトテスト
モード（ＳＴＭ）指令は、テストモードフロツプ（ＴＳ
ＴＭＯＤ＋００）をセツトする信号ＳＴＭＣＭＤ＋００
を形成する。

このセツトされるテストモードフロツプは、マイクロプ
ログラム制御記憶装置２２を不作用にし、診断命令ゲー
ト３８を駆動し、ＢＤＣクロツクをステツプモードにす
る。ＢＤＣに対する各々の以後のバスサイクルに対して
は、バスのインターフエースレジスタ３６のデータ部分
がマイクロプログラムの命令レジスタ２４へロードされ
、１クロツクサイクルが形成される。診断用ソフトウエ
アは、りセツトテストモード指令が実行され、これと同
時にＢＤＣが通常の機能に戻る迄、マイクロ命令をバス
１２に対して送り続ける。停止（ＨＬＴ）指令は、エラ
ーが検出される時ＢＬＴフアームウエアにより使用され
、又テストモードに入る時バス要請フアームウエアによ
り使用される。停止指令はクロツク停止フロツプ（ＣＬ
ＫＨＬＴ＋１０）をセツトさせる信号ＨＬＴＣＭＤ−０
０を形成し、これによりＢＤＣおよび装置アダプタに対
する全てのクロツク信号を終了させる。テストモードフ
ロツプが０Ｎの状態にある時、クロツクはＢＤＣへの各
バス転送に対して歩進かれる。テストモードフロップが
０ＦＦの状態にあれば、ＢＤＣクロツクは、マスターク
リアを除いてバスの動作を受付けない。装置アダプタ指
令は、ＢＤＣから装置アダプタに行く制御信号を形成す
る為に使用される。スクラツチパツドメモリ一のインデ
ツクスレジスタ３２の内容により駆動される装置アダプ
タは指令を実行し、駆動されないアダプタは全ての制御
信号を無視する。装置アダプタ指令は、特定のマイクロ
命令に関連してＡオペランドマイクロ命令を使用して完
全なフアームウエア指令を形成する。バスロジツク指令
は、バス指令およびＡオペランドマイクロ命令に特定の
マイクロ命令の組合せにより指定される。そ少詰果生じ
る指令はＮＭＬバスと関連する一・−トウエアに対する
制御機能の実施に使用される。Ａオペランドマイクロ命
令と、Ｂオペプンドマイクロ命令と、ＡＬＵマイクロ命
令はＡＬＵ指令を完全に規定する為に使用される。ＡＬ
Ｕ指令は、Ａおよび１又はＢオペランドの内容について
特定の論理又は算術演算を行い、Ａ又はＢレジスタに結
果を記憶する。ＡＬＵマイクロ命令は、モード、桁送り
１駆動、およびＡＬＵ４２に対する桁送り入力を規定す
る。更に、ＡＬＵマイクロ命令は、Ａ又はＢレジスタの
どちらかがロードされるかを確認し、制御記憶ワードの
残りでデコードされてレジスタ制御信号を形成する。定
数指令は、Ａオペランドのマイクロ命令と、実行される
べきデータ定数およびＡＬＵ動作の種類を指定する２つ
の種類の定数マイクロ命令の組合せにより規定される。

下記の定数指令が有効である。ロード定数（ＬＣＮ）指
令は、命令レジスタ２４のビツト６〜１０，１２，１４
〜１５により規定される８ビツトのデータフイールドを
、Ａオペランドマイクロ命令により規定されるレジスタ
にロードさせる。ＡＬＵ指令の場合と同様、もしオペラ
ンドがアキユミレータ又はスクラツチパツドメモリ一で
あれば、定数はアキユミレータ５０にロードされる。更
に、定数はバスインターフエースレジスタ３６に直接に
はロードされない。ＡＮＤ（ＡＣＮ）定数指令は、Ａオ
ペランドの内容と命令レジスタ２４により規定された８
ビツトのデータ定数とをＡＬＵ４２にＡＮＤさせる。こ
のＡＮＤの結果はＡオペランドレジスタにロードされる
。０Ｒ定数（０ＣＮ）指令は、Ａオペランドの内容と命
令レジスタにより規定されたデータ定数とをＡＬＵに０
Ｒさせる。

この０Ｒの結果はＡオペランドレジスタにロードされる
。メモリー指令は、スクラツチパツドメモリ一５２への
書込み、およびスクラツチパツドメモリ一のアドレスの
制御又は変更を行うのに使用される。

下記のメモリー指令が有効である。メモリー書込み（Ｍ
ＷＴ）指令は、スクラツチパツドメモリーアドレスカウ
ンタ５４の下位の６ビツト、およびスクラツチパツドメ
モリーアドレスセレクタ５６の２ビツトにより指定され
るスクラツチパツドメモリ一５２内のアドレスへＡオペ
ランドの内容を記憶させる。ＭＷＴマイクロ命令は、書
込みストローブＭＷＴＣＭＤ−００を動作の状態にさせ
、これが書込み動作を行う。増進メモリーアドレス（Ｉ
ＭＡ）指令は信号１ＭＡＣＭＤ−００を形成し、これが
スクラツチパツドメモリ一のアドレスカウンタ５４を１
丈増進させる。ＳＰＭＡＣ５４も又ＡＬＵ指令と定数指
令の結果をロード出来、スクラッチパツドメモリ一５２
の特定のロケーシヨンをアドレス指定する。書込みおよ
び増進アドレス（ＷＡ）指令は信号ＷＩＡＣＭＤ＋００
を形成し、これがＷＩＡＦＬＰ＋００フロツプをセツト
して、アドレスが次のサイクルの間に増進されねばなら
ない事を示す。書込みおよび増進アドレスフロツプはＩ
ＭＡＣＭＤ−００ゲートで０Ｒされ、スクラツチパツド
メモリーアドレスカウンタ５４を増進させる。セツトイ
ンデツクスモード（ＳＩＭ）指令およびリセツトインデ
ツクスモード（ＲＩＭ）指令（総合的にＳＲと呼ぶ）は
、スクラツチパツドメモリーインデツクス制御フロツプ
（ＳＰＭＩＣＦ＋００）をして命令レジスタ２４のビツ
ト９の値を記憶させる信号ＳＲＩＣＭＤ＋００を発生す
る。

セツトされると、ＳＭＰＩＣＦ＋００フロツプは、スク
ラツチパツドメモリーアドレスカウンタ５４をしてイン
デツクスレジスタ３２の内容によりインデツクスされる
ようにする。フロツプがりセツトされると、スクラツチ
パツドメモリ一５２はアドレスカウンタ５４のみの内容
によりアドレス指定される。テスト指令は、フアームウ
エアにＢＤＣと装置アダプタにおける・・−トウエア要
素の状態を確認させる。テスト指令に分類されるリター
ン指令は、サブルーチンリターンアドレスレジスタ３０
に前以つて記憶されたアドレスをフアームウエアをして
マイクロプログラムアドレスカウンタ２６にロードさせ
る。有意義なテスト指令の１つはリターン（ＲＴＮ）指
令で、これは命令レジスタ２４の出力の代りに制御記憶
装置２２の出力からデコードされ、リターン指令の１ク
ロツクサイクル内の実行を許容する。リターン指令を実
行する時、信号ＲＴＮＣＭＤ−００は生きており、制御
信号ＬＯＤＵＰＡ−００を動作状態にさせる。ロードマ
イクロプログラムアドレス制御信号は、ＵＰＡＣをして
アドレスセレクタ２８の出力をロードさせ、これはリタ
ーン指令に対してサブルーチンのリターンアドレスレジ
スタ３０の内容となる。ブランチ指令は、マイクロプロ
グラムのアドレスカウンタ２６とサブルーチンのリター
ンアドレスレジスタ３０を特定のアドレスでロードする
のに使用される。

有効なブランチ指令は「ＧＯＴＰ］（ＧＴＯ）指令、こ
れは制御記憶装置２２の出力からデコードされて指令の
１クロツクサイクル内での実行を許容する。［ＧＯＴＯ
」指令は、信号ＬＯＤＵＰＡ−００を動作化する信号Ｇ
ＴＯＣＭＤ−００を形成する。この制御信号は、マイク
ロプログラムのアドレスカウンタ２６をしてマイクロプ
ログラムアドレスセレクタ２８の出力をロードさせ、こ
れは「ＧＯＴＯ」指令に対して制御記憶ワードのＡフイ
ールドとなる。次に第１８図において、マイクロプログ
ラム制御記憶装置２２が走査され正しいパリテイが存在
するかどうかを確認する方法が、更に特定化されたプロ
ツクダイヤグラムにより示される。制御記憶装置２２は
、一例として４０９６ロケーシヨン迄を与え、その各々
は１ワードを記憶する為１６ビツトを有する。この様に
、制御記憶装置２２は１６のコラムと４０９６のワード
ロケーシヨンを含み、その最後のロケーシヨンは１つの
パリテイワードを含む。このパリテイワードはコラム基
準で構成される。即ち、特定のコラムにおける最初の４
０９５ロケーシヨンは偶数と奇数のいずれかのパリテイ
を有し、そのコラムに対して例えば偶数のパリテイを設
ける必要がある時は、パリテイビツト（２進数「１」又
は［０］）は合計４０９６ロケーシヨンが偶数パリテイ
となる様にそのコラムに対して与えられる。

このパリテイビツトは、各コラム毎に与えられ、即ちパ
リテイワードの設定は周知の方法で形成される。この様
に、マスタークリア信号に応答してシステムを初期設定
する必要がある時、エラー条件が制御記憶装置２２に存
在するかどうかを確認する為の走査を行う為、走査モー
ドフリツプフロツプ１７６がセツトされる。

一般に、マイクロプログラム制御記憶装置２２は一時に
１コラム宛検査され、４０９６ビツトが加えられた後パ
リテイエラーが存在するかどうか確認する。この後次の
コラムがチエツクされる。走査モードフリツプフロツプ
１７６がセツトされると、これは、誤りのある情報が命
令としてシステム内に転送されない様に命令を命令レジ
スタ２４から受取る０Ｐデコーダ４０を不作用にする。

又走査モードフリツプフロツプ１７６のセツテイングは
、全てのコラムの走査が完了した後その桁送り出力がフ
リツプフロツプ１７６をりセツトするのに使用される４
ビツトカウンタである走査ビツトアドレスカウンタ１７
８を駆動する。最初に、１２ビツトのカウンタであるマ
イクロプログラムのアドレスカウンタ２６がワードロケ
ーシヨン零をアドレス指定する。

これに応答して、ロケーシヨン零におけるワードは、マ
イクロプログラムの命令レジスタ２４に転送される。第
１のビツト即ちレジスタ２４κおけるワードのビツト零
は走査ビットセレクタ１８２と１８４を介して転送され
、その出力が最初零にセツトされる走査ビツト和フリツ
プフロツプ１８６の内容に加えられる。ビツト零は、カ
ウンタ１７８の出力の為にセレクタ１８２と１８４によ
り選択される。カウンタ１７６は零から１５迄カウント
し、走査モードフリツプフロツプ１γ６からの駆動信号
の受取りと同時に初めに零にセツトされる。この様に、
複数個のゲートを有するセレクタ１８２と１８４は、加
算演算が行われるフリツプフロツプ１８６にワード零の
ビツト零を送る為適当なゲートを駆動させる。フリツプ
フロツプ１８６は零に等しいから、２進数１の入力は出
力を２進数１に変えるが、２進数零は出力を２進数零の
侭に残す。ビツト加算動作の間和フリツプフロツプ１８
６の内容が２進数１であり２進数１がこれに加えられる
と、出力は２進数零と変る。エラーフリツプフロツプ１
９０は、１コラムの走査の後駆動され、この時もし走査
フリツプフロツプ１９０の内容が例えば２進数零以外で
あれば、エラー信号が形成されてゲート２００を不作用
とする。この様に、ゲート２００が不作用でなければ、
マイクロプログラムのアドレスカウンタ２６がゲート２
００を介して各クロツクサイクルに対して増進される。

ゲート２００は、１コラム全体の走査の後エラーを検出
した時のみ不作用とされる。クロツクは、制御記憶装置
２２の４０９６ワードロケーシヨンの走査の為カウンタ
２６を増進する。カウンタ１７８からセレクタ１８２と
１８４に対するビツト選択入力は最初のコラムに対して
は同じである。この様に、コラムパリテイビツトの加算
を含む全ての加算が行われた後、走査エラーフリツプフ
ロツプ１９０はカウンタ２６の桁土げ出力を介して駆動
される。これは、エラーが存在したかどうかを表示する
ものである。次のコラムも又、各コラムが走査された後
桁上げ出力を行うカウンタ２６の桁上げ出力と、全ての
ワードロケーシヨンの為のカウンタ２６を介して走査ビ
ツトアドレスカウンタ１７８の増進により走査される。

カウンタ１７８により選択されるビツトは、ビツト番号
１、即ち１６ビツトワードの２番目である。この２番目
のコラムも又同じ態様で走査され、エラーはゲート２０
０を不作用にするフリツプフロツプ１９０により表示さ
れ、これによりオペレータに対してどのコラムがエラー
の状態にあるかをカウンタ１７８のビツト選択出力を介
して表示する。エラーがないとすれば、走査ビツトアド
レスカウンタ１７８は、完全な走査と同時に、カウンタ
１７８が、フリツプフロツプ１７６をりセツトし走査モ
ードからシステムを脱出させる桁送り出力を形成する様
に、特定のビツトを選択し、カウンタ２６は特定のワー
ドを選択し続ける。この様に、唯１つのパリテイワード
が制御記憶装置２２の情報の完全性を保証する為に必要
とされる事、およびオペレータはゲート２００が不作用
とされる時カウンタ１７８からのカウントを観察する事
によりどのコラムがエラーを有するかを検出出米る事が
判る。更に第１９図において、スクラツチパツドしモリ
一５２がいくつかの部分を含む事が示される。

部分の番号はシステムにおいて接続されたチヤンネル又
はアダプタの番号に対応する。この様に、４つのアダプ
タに対して４つの部分即ち四半部がある。この各々の部
分はロケーシヨン００乃至３Ｆにおいてこれ迄に示した
ように同じトポロジ一を有する。第１９図は更に、アド
レス指定されるロケーシヨンが含まれる実質部分の形成
に関連するロケーシヨンのアドレスを形成する必要なく
、異なる部分のロケーシヨンがアドレス指定される態様
を示す。即ち、アドレス指定されるロケーシヨンは特定
の部分に対する先頭アドレスの形成とは独立にアドレス
指定される。ビツト２乃至７によりスクラツチパツドメ
モリ一のアドレスカウンタ５４はロケーシヨンアドレス
を形成する一方、セレクタ５６を介するカウンタ５４の
ビツト０乃至１又はスクラツチパツドメモリ一のインデ
ツクスレジスタ３２の出力のいずれかがスクラツチパツ
ドメモリ一５２に対する部分の選択信号を形成する。命
令レジスタ２４を介して制御記憶装置２２により与えら
れるフアームウエアは、セレクタ５６におけるゲート作
用構造を介してインデツクスレジスタ３２かアドレスカ
ウンタ５４から零及び１ビツトを選択する様にスクラツ
チパツドメモリ一のインデツクス制御フリツプフロツプ
１３８をセツト又はりセツトする。

フリツプフロツプ１３８は、スクラツチパツドメモリ一
５２における命令の選択がインデツクスレジスタ３２か
らの信号により行われる様に準備ルーチンの間に通常セ
ツトされる。通常は、インデツクスレジスタ３２は、作
動状態のチヤンネル又はアダプタを指示し、従つてイン
デツクスレジスタ３２は０Ｒゲート構造２１０を介して
レジスタ２４から、あるいは最優先順位を有するチヤン
ネルを表示するエンコーダ５８により、この様な部分ア
ドレスを受取る。作動状態のチヤンネルが通常この様な
方法でアドレス指定されるが、スクラツチパツドメモリ
一 このアドレスカウンタ５４はセレクタ５６を介して
現在作動状態のアダプタ又はチヤンネルと独立的に別の
部分を選択する入力を与える事が出来る。従つて、例え
ば、ＡＬＵ４２に入力を与えるレジスタの１つ又は供給
源による入力により、アドレ ４スカウンタ５４は、こ
の様な他のチヤンネルが現在作動状態でなくても、他の
いかなるチヤンネルに対してもロケーシヨンの内容を変
更する為現在作動状態であるチヤンネルとは独立にスク
ラツチパツドメモリ一５２における１部分をアドレス指
定出来る。アドレスカウンタ５４により、現在作動状態
にあるチヤンネルとは独立してメモリー５２内の一部分
をアドレス指定する事が出来るのに加えて、特定の部分
のロケーシヨンがアドレス指定出来、こうしてこの様な
ロケーシヨンのアドレスが特定の部分に対する先頭アド
レスの形成をいかなる場合も必要とせずに形成出来る事
が判る。即ち、特定の部分に対する先頭アドレスは、ア
ドレス指定されるロケーシヨンとは独立して形成される
のである。アダプタによりシステム中に接続される装置
が自動的に種類に関して識別される、即ち例えばプリン
タか、デイスクか、カードリーダか、制御盤かを識別さ
れる方法は第２０図に示される。

異なる各装置は特定の識別コードを有する。システム内
に接続される４つの異なる装置に対しては、４つの異な
る識別コードが、各装置の種々のアダプタにおいて存在
する。他方において、この様な全ての装置が同じ種類で
、従つて同じ識別コードを有していても、特定の装置は
そのチヤンネル接続関係により識別される。このシステ
ムの各形態を単純化する為、即ち、システムの設計者が
どんなチヤンネルロケーシヨンにおいてもいかなる装置
も接続し得る為、そのチヤンネル接続とは無関係に装置
型式の識別が自動的に可能である事が望ましくなる。従
つて、システムの初期設定と同時に、装置の型式は、こ
れが接続される特定のシステムのチヤンネルに関して識
別されねばならない。従つて、サブルーチンのリターン
アドレスレジスタ３０の各レジスタロケーシヨンにおけ
る特定の装置に対するサブルーチンの先頭アドレスの設
定が目的となり、前記レジスタは、各チヤンネルに対し
てレジスタ１個と云う様にこの様な先頭ルーチンアドレ
スに対して４つの１２ビツトのレジスタを有する。サブ
ルーチンのリターンアドレスレジスタ３０は、スクラツ
チパツドメモリ一のインデツクスレジスタ３２の出力に
よりアドレス指定される。例示として、４つのチヤンネ
ルに対し４つのアダプタは、それぞれ、アダプタ駆動部
６６により１駆動される時出力に対して４つの入力の内
の１つを与える様に構成されたセレクタ２２０を含んで
いる。このような入力の１つは特定の装置に対する識別
コードである。この様なセレクタ２２０の内の唯１つが
、簡単には４対１のデコーダを含む駆動アダプタ６６に
より駆動される。各セレクタ２２０の実際の出力は、制
御記憶装置２２から受けた命令を含むマイクロプログラ
ムの命令レジスタ２４からの２ビツトに応答して選択さ
れた。アダプタ駆動部６６により１駆動されるこの様な
セレクタの１つが、レジスタ３０のアドレス３０のアド
レス指定に加えてこれも又アダプタ１駆動部６６に対す
る入力を与えるインデツクスレジスタ３２の出力により
確認される。どの装置が各アダプタに接続されるかを確
認する為、アダプタはこの様な確認に対し１つ宛選択さ
れる。

従つて最初の状態に付いてレジスタ３２のマイクロ命令
に応答してセレクタ２２０−１が駆動され、識別コード
が選択される。セレクタ２２０−１の出力はマルチプレ
クサ４４に対し、かつそのＡ出力側でＡＬＵ４２に対し
て与えられる。一般に、この識別コードは、ＡＬＵ４２
による比較が成立する迄、異なる装置型式に対する周知
の識別コードと次々に比較され、この時ＡＬＵの状態フ
リツプフロツプ４８の１つがレジスタ２４の制御記憶装
置２２を駆動する信号を形成して、レジスタ３０の適当
なレジスタにおけるこの装置に対するサブルーチン先頭
アドレスをロードする。この比較動作がＡＬＵ４２にお
いて行われる方法は下記の如くである。

制御記憶装置２２は、マルチプレクサ４４に対しかつＡ
ＬＵ４２を介してアキユミレータ５０に対し、最初に例
えばポイントルーチンにおいて示した様なプリンタに対
する識別コードを与える。次いで、制御記憶装置２２は
、駆動されたセレクタ２２０をしてマルチプレクサ４４
に対し装置識別コードを与えさせるコードを発する。こ
の識別コードは、マルチプレクサ４４のＢ出力側を介す
るＡＬＵ４２の他の入力側に対するプリンタの周知の識
別コードにおける様に、マルチプレクサ４４のＡ出力側
からＡＬＵ４２に対して与えられる。もし比較が成立す
れば、これはＡＬＵの状態フリツプフロツプ４８で反映
され、前記フリツプフロツプは更にレジスタ２４を介し
て制御記憶装置２２を１駆動してサブルーチンのリター
ンアドレスレジスタ３０のアドレス指定されたレジスタ
にサブルーチン先頭アドレスをおく。ＡＬＵ４２におい
て比較が成立しなければ、制御記憶装置２２は、例えば
カードリーダに対する周知のコードを発し、前記のプロ
セスが反復される。もし比較が成立しなければ、ある装
置に対する周知のコードが与えられ、これに続いて比較
が成立しなければコンソールに対する周知の識別コード
が与えられる。通常、この様な周知の識別コードの１つ
は駆動されたアダプタからの識別コードと比較が成立す
る。然しながら、もしこの様な比較成立がなければ、こ
れはＡＬＵ４２の状態フリツプフロツプ４８の１つで反
映され、従つてこれが支持されない即ち存在しない装置
である事を示す。この様に確認が行われ、従つて装置の
識別が特定の１駆動されたアダプタに対して行われ、か
つサブルーチンのアドレスがレジスタ３０のアドレス指
定されたレジスタにおかれた後、制御記憶装置２２によ
り次のアダプタがレジスタ３２におけるアドレスの増進
動作により，駆動され、全てのアダプタが駆動されて装
置が識別される迄このプロセスが継続する。

従つて、この全動作に続いて、サブルーチンのリターン
アドレスレジスタ３０は、識別された装置に対する各サ
ブルーチンの先頭アドレスを含む筈である。本発明の記
述は以上であり、その漸新かつ有用な内容は頭書の特許
請求の範囲に記載の通りである。

【図面の簡単な説明】

第１図は本発明の実施環境を示す全体的なプロツクダイ
ヤフラム、第２図は本発明のコントローラのプロツクダ
イャグラム、第３図は本発明のコントローラの作用のプ
ロツクダイヤグラム、第４図はマイクロ命令のアクセス
、記憶、およびデコードの作用の間本発明により使用さ
れる詳細なロジツクを示す図、第５図は本発明のコント
ローラに使用される算術演算装置の詳細なロジツクとア
キユミレータロジツクを示す図、第６図は本発明のコン
トローラに使用されるスクラツチパツドメモリ一の作用
を示す図、第７図は本発明のコントローラのテストマル
チプレクサを示す図、第８図は本発明のコントローラに
使用されるクロツクおよびクロツク制御ロジツクの図、
第９図は本発明のクロツクおよびクロツク制御ロジツク
と関連するタイミングを示す図、第１０図は本発明の走
査ロジツクを示す図、第１１図は本発明の制御記憶装置
および関連するロジツクにより行われる基礎ロジツクテ
ストのフローチヤート、第１２図は本発明のコントロー
ラの制御記憶装置および関連するロジツクにより行われ
る準備ルーチンのフローチヤート、第１３図は本発明の
コントローラの制御記憶装置および関連するロジツクに
より行われるポイントルーチンのフローチヤート、第１
４図は本発明のコントローラの制御記憶装置および関連
するロジツクにより行われる待機ルーチンのフローチヤ
ート、第１５図は本発明のコントローラの制御記憶装置
および関連するロジツクにより行われるバス要請ルーチ
ンのフローチヤート、第１６図は本発明のコントローラ
の制御記憶装置および関連するロジツクにより行われる
割込みルーチンのフローチヤート、第１７図は本発明の
制御記憶装置および関連するロジツクにより行われる再
割込みルーチンのフローチヤート、第１８図は正しいパ
リテイを得る為制御記憶装置をテストする為走査ロジツ
クにより行われるロジツクを特に示す図、第１９図はア
ドレス形成が本発明のコントローラのスクラツチパツド
メモリ一のために行われる特定の方法を示すロジツク図
、および第２０図は本発明のコントローラに連結された
諸装置が装置型式に関して識別される特定方法を示すロ
ジツク図である。 １０・・・・・・コントローラ（ＢＤＣ）、１２・・・
・・・バス、１４・・・・・・ＣＰＵｌｌ６・・・・・
・メモリー、１８・・・・・・周辺装置、２０・・・・
・・装置アダプタ、２２・・・・・・制御記憶装置（Ｕ
ＰＣＳ）、２４・・・・・・命令レジスタ（ＵＰＩＲ）
、２６・・・・・・アドレスカウンタ（ＵＰＡＣ）、２
８・・・・・・アドレスセレクタ（ＵＰＡＳ）、３０・
・・・・・サブルーチンリターンアドレスレジスタ（Ｓ
ＲＡＲ）、３２・・・・・・スクラツチパツドメモリー
インデツクスレジスタ、３４・・・・・・ＢＤＣクロツ
ク、３６・・・・・・バスインターフエースレジスタ、
３８・・・・・・診断命令ゲート（ＴＥＳＴ）、４０・
・・・・・０Ｐコードデコーダ（０ＰＣ０Ｄ）、４２・
・・・・・算術演算ロジツク装置（ＡＬＵ）、４４・・
・・・・マルチプレクサ、４６・・・・・・テストマル
チプレクサ、４８・・・・・・ＡＬＵ状態フロツプ、５
０・・・・・・アキユムレータ、５２・・・・・・スク
ラツチパツドメモワ、５４・・・・・・スクラツチパツ
ドメモリーアドレスカウンタ（ＳＰＭＡＣ）、５６・・
・・・・スクラツチパツドメモリーアドレスセレクタ（
ＳＰＭＡＳ）、５８・・・・・・チヤンネル要請優先順
位エンコーダ、６０・・・・・・アドレスデコーダ、６
２・・・・・・スレーブ応答ロジツク、６４・・・・・
・バス状態フロツプ、６６・・・・・・アダプタ駆動ロ
ジツク、６８・・・・・・走査ロジツク、７０・・・・
・・アダプタ要請駆動フロツプ、７２・・・・・・基本
ロジツクテスト（ＢＬＴ）、７４・・・・・・マスター
クリア、７６・・・・・・準備ルーチン（ＳＥＴＵＰ）
、７８・・・・・・ポイントサブルーチン、８０・・・
・・・装置支持ルーチン、８２・・・・・・割込みルー
チン、８４・・・・・・待機ルーチン、８６・・・・・
・バス要請ルーチン、８８・・・・・・再割込みルーチ
ン、９０，９２・・・・・・ＤＭＡ入出サブルーチン、
９３・・・・・・０Ｒゲート、９４・・・・・・ＴＳＴ
ＭＯＤフロツプ、９５，９８・・・・・・０Ｒゲート、
１００・・・・・・制御記憶装置駆動（ＵＰＣＳＥ）、
１０２・・・・・・Ａオペランドマルチプレクサ（ＡＬ
ＵＡＸ）、１０４・・・・・・Ｂオペランドマルチプレ
クサ（ＡＬＵＢＸ）、１３８・・・・・・ＳＰＭインデ
ツクス制御フロツプ、１５０・・・・・・クリアマイク
ロプログラム命令フロツプ（ＣＬＲＵＰＩ）、１５２・
・・・・・クリスタル発振器、１５４・・・・・・クロ
ツク信号フロツプ、１５６・・・・・・停止フロツプ、
１５８・・・・・・インバータ、１６０・・・・・・遅
延回路、１７０・・・・・・テストモードフロツプ、１
７４・・・・・・インバータ、１７６・・・・・・走査
モードフロツプ１７８・・・・・・走査ビツトアドレス
カウンタ、１８６・・・・・・走査ビツト和フロツプ、
１９０・・・・・・走査エラーフロツプ、１９２・・・
・・・マスタークリア。

Claims (1)

1. 【特許請求の範囲】 １ データプロセシング装置１４と、データ通信のため
   一時に１個のみ動作する複数個の周辺装置１８の通信の
   維持及び制御をする為のコントローラ装置１０と、前記
   諸装置間で情報を転送する為の電気的バス１２とを有す
   るデータプロセシングシステムにおいて、前記コントロ
   ーラ装置が、（イ）前記諸周辺装置の動作を制御する為
   の制御装置２２、２４、２６、２８と、（ロ）前記諸周
   辺装置の制御、動作および状態に関する情報を記憶する
   アドレス可能記憶装置５２であつて、前記諸周辺装置の
   許可し得る数と等しい数の複数個のセクションに分割さ
   れ、該セクションの各々がその関連する前記諸周辺装置
   の制御、動作および状態に関する情報を記憶する為の複
   数個のロケーションを含み、かつその各ロケーションに
   おける前記情報記憶と同じトポロジーを有する前記記憶
   装置５２と、（ハ）前記諸周辺装置の内、データ通信の
   ため現在動作状態である１つの識別を記憶する第１の装
   置３２と、（ニ）前記第１装置の内容と独立に前記諸周
   辺装置の内の任意の１つの識別を記憶する第２の装置（
   ５４のビット０、１）と、（ホ）前記セクションの１つ
   の中の前記ロケーションの１つの相対アドレスを記憶す
   る第３の装置（５４のビット２〜７）と、（ヘ）前記複
   数の識別と相対アドレスとを受取つて、受取つた識別に
   対応する前記セクションの１つ内の前記記憶装置内ロケ
   ーションをアドレスするための絶対アドレスを発生する
   第４の装置（５２のアドレシング部）と、（ト）前記制
   御装置に応答して、前記第１及び第２装置に保持されて
   いる識別を前記第４装置に供給する第５の装置５６と、
   から成ることを特徴とするデータプロセシングシステム
   。 ２ データプロセシングシステム内に含まれる他の装置
   １４、１６とインターフェースするために接続されたコ
   ントローラ装置１０により制御される様に該コントロー
   ラ装置に連結された複数個のデバイス１８を有するデー
   タプロセシングシステムにおいて、前記コントローラ装
   置が、（イ）前記諸デバイスの制御、動作および状態に
   関する情報を記憶するアドレス可能記憶装置５２であつ
   て、前記諸デバイスの許可し得る数と等しい数の複数個
   のセクションを含み、該セクションの各々がその関連す
   る前記デバイスの制御、動作および状態に関する情報を
   記憶する複数個のロケーションを含み、かつその各ロケ
   ーシヨンにおける前記情報記憶と同じトポロジーを有す
   る前記記憶装置５２と、（ロ）前記コントローラ装置の
   動作の制御において使用可能な命令を記憶する為のメモ
   リー２２と、（ハ）前記諸デバイスの内の動作状態の１
   つの識別を表示する装置２６、２８と、（ニ）前記諸デ
   バイスの内の前記動作状態の１つの識別に応答して前記
   動作状態の１デバイスのセクションのアドレスを形成す
   る第１の装置３２と、（ホ）前記諸装置の内の前記動作
   状態の１デバイスの識別と独立に前記命令の１つに応答
   してセクションのアドレスを計算する装置４２、４４、
   ５０と、（ヘ）２つの状態のいずれかを有する制御要素
   １３８であつて、前記状態の内の第１の状態は前記諸デ
   バイスの内前記動作状態の１デバイスの識別と対応して
   前記記憶装置内の１セクションがアドレス指定される事
   を表示する状態であり、第２の状態は前記諸デバイスの
   前記動作状態の１デバイスの識別とは独立して前記記憶
   装置における１セクションがアドレス指定される事を表
   示する状態である前記制御要素１３８と、（ト）前記メ
   モリーにおける命令に応答して前記制御要素の状態をセ
   ットする装置２４と、（チ）前記制御要素においてセッ
   トされたいずれかの状態に応答して前記第１のアドレス
   形成装置か前記計算装置のいずれかにより前記記憶装置
   の１セクションのアドレス指定を可能にするセレクタ装
   置５６と、（リ）前記命令の１つに応答して、アドレス
   指定されたセクションと独立の前記記憶装置における前
   記ロケーションの１つをアドレス指定する装置５４と、
   から成る事を特徴とするデータプロセシングシステム。 ３ データプロセシングシステム内に含まれる他の装置
   １４、１６とインターフェースするために接続されたコ
   ントローラ装置１０により制御される様に該コントロー
   ラ装置に連結された、一時に１個のみ動作状態になる様
   駆動される複数個のデバイス１８を有するデータプロセ
   シングシステムにおいて、前記コントローラ装置が、（
   イ）前記諸デバイスの制御、動作および状態に関する情
   報を記憶するアドレス可能記憶装置５２であつて、前記
   諸デバイスの許可し得る数に等しい数の複数個のセクシ
   ョンを含み、該セクションの各々がその関連する前記デ
   バイスの制御、動作および状態に関するその情報を記憶
   する複数個のロケーションを含み、かつその各ロケーシ
   ョンにおける前記情報記憶と同じトポロジーを有する前
   記記憶装置５２と、（ロ）前記コントローラ装置の動作
   の制御において使用可能な命令を記憶するメモリー２２
   と、（ハ）前記諸デバイスの内の動作状態の１デバイス
   の識別を表示する装置２６、２８と、（ニ）インデック
   スレジスタ３２と、 （ホ）前記諸デバイスの内の前記動作状態の１デバイス
   の識別に応答して前記インデックスレジスタに対して前
   記諸デバイスの内の動作状態の１デバイスに対応するセ
   クションのアドレスを与える装置２４と、（ヘ）前記諸
   デバイスの内の動作状態の１デバイスの識別とは独立の
   セクションアドレスを前記命令の１つに応答して形成す
   る算術演算装置４２と、（ト）２つの部分、即ち前記算
   術演算装置から前記セクションアドレスを受取る為の第
   １の部分と該アドレス指定されるセクションとは独立の
   前記記憶装置内におけるロケーションのアドレスを前記
   命令の１つに応答して形成する為の第２の部分とを有す
   るアドレスカウンタ装置５４と、（チ）前記アドレスカ
   ウンタ装置の第２の部分によつて形成されるロケーショ
   ンアドレスに応答して前記記憶装置において１ロケーシ
   ョンをアドレス指定する装置（５２のアドレシング部）
   と、（リ）前記表示装置に応答して、前記インデックス
   レジスタ又は前記アドレスカウンタ装置の前記第１の部
   分のいずれかにより与えられるセクションアドレスを選
   択する為のアドレスセレクタ装置５６と、（ヌ）前記ア
   ドレスセレクタ装置により選択されたセクションアドレ
   スで前記メモリーにおけるセクションをアドレス指定す
   る装置（５２のアドレシング部）と、から成る事を特徴
   とするデータプロセシングシステム。