JPS5927111B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPS5927111B2
JPS5927111B2 JP51071272A JP7127276A JPS5927111B2 JP S5927111 B2 JPS5927111 B2 JP S5927111B2 JP 51071272 A JP51071272 A JP 51071272A JP 7127276 A JP7127276 A JP 7127276A JP S5927111 B2 JPS5927111 B2 JP S5927111B2
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Description

【発明の詳細な説明】 本発明は不揮発性半導体メモリ・デバイスの製造方法に
関し、より具体的には可変しきい値不揮発性デバイスと
固定しきい値デバイスとを１個の半導体基板内に集積す
る技術に関する。
可変しきい値不揮発性半導体メモリ・デバイスは周知の
ものであり、薄いトンネル誘電体層を有するゲート構造
を備えている。
この誘導体層は通常の場合二酸化シリコン及びより厚い
誘電性トラップ層である。このトラップ層は窒化シリコ
ンでも酸化アルミニウムでもよい。窒化シリコンの場合
、ゲートは既知のようにＭＮＯＳ構造となり酸化アルミ
ニウムの場合はＭＡＯＳ構造となる。キャリア源が提供
されているときに誘電体層に臨界値以上の電界を印加す
ると誘電体界面に電荷が貯えられる。逆極性の電界を印
加すると電荷が界面から取除かれる。界面にトラップさ
れた電荷は外部電界又は電位を印加しなくても長期間保
持されるので、不揮発性貯蔵装置と呼ばれる。この貯蔵
装置は直流電位の印加又は電荷リフレッシュ（再書込み
）回路を必要とするダイナミック貯蔵装置と対比をなす
。ＭＮＯＳ型及びＭＡＯＳ型のＦＥＴは１個のデバイス
構造で貯蔵装置を構成することができるから極めて高密
度の実装を行なうことができるが、ダイナミック貯蔵装
置の場合よりも充電、即ちデータ書込みに要する時間が
相当長い。
その結果、ＭＮＯＳ及びＭＡＯＳデバイスは書込み頻度
の小さいメモリ即ち半固定メモリ（ｒｅａｄｍｏｓｔｌ
ｙ−ＭｅｍＯｒｙ）としての使用を提案されている。書
込み時間が遅いため不揮発性メモリをランダム・アクセ
ス・メモリに使用することは殆ど予測されていない。Ｍ
ＮＯＳ構造の可変しきい値デバイスの設計及び製造は固
定しきい値デバイスの場合よりもずつと複雑である。
ＲＣＡレビユ一、１９７０年６月発行の頁３４２−３５
４にＭＮＯＳデバイスの可変しきい値ゲート誘電体の代
表的な設計技法が記載されている。そこでは酸化物層の
厚さが２０八であり、７００℃の温度でシランをアンモ
ニアと反応させて窒化物層を形成したｐチヤンネル・デ
バイスが記載されている。不揮発性デバイスに電荷を書
込んだり消去したりするのに必要な臨界的な電界を与え
るために、ＭＯＳＦＥＴで通常必要とされるよりも大き
な駆動電圧が要求される。
デバイス領域以外の領域上に高電圧が通ることによつて
生じる寄生効果を防止するために非デバイス領域におけ
る誘電体構造に相当な努力がはられれてきた。米国特許
第３８０３７０５号明細書には熱成長二酸化シリコン層
及び窒化シリコン層が厚い熱二酸化シリコン層で被われ
ている多層構造を有するフイールド部の誘電体構造が記
載されている。米国特許第３６４６５２７号明細書には
アルミナ又は窒化シリコンのゲート誘電体を有し、フイ
ールド部の誘電体としてアルミナ、二酸化シリコン／ア
ルミナ、窒化シリコン／アルミナ又は窒化シリコンを用
いたｎチヤンネルの可変しきい値デバイスが記載されて
いる。ＩＢＭテクニカル・デイスクロージヤ・ブリテイ
ン（ＩＢＭＴＤＢ）、１９７３年１１月発行の頁１７２
３−５にはＭＮＯＳメモリ・アレイ回路における寄生デ
バイス効果を防止するために多結晶シリコンをフイール
ド部のシールドに用いることが記載されている。不揮発
性デバイスの製造における付加的な問題は機能的に集積
したメモリを構成するために同一の半導体基板上に可変
しきい値メモリ・デバイスと固定しきい値デバイスとを
集積化する問題である。
前記ＢＭＴＤＢ及び米国特許第３７３３５９１号明細書
はアレイ領域と支持領域との間をＰｎ接合分離すること
を教えている。前者においては可変しきい値デバイス、
固定しきい値デバイス共にＭＮＯＳゲート構造を使用し
ている。後者においノては、より一般的な二酸化シリコ
ン・ゲート構造が用いられている。
このように可変しきい値デバイスに関する文献は多いが
実際の製品を開発する際に生じる全ての問題に適合する
解決策となる構造及び製造方法は考えられていない。
このことは速度の点でｐチヤンネル・デバイスに優るｎ
チヤンネル・デバイスに関して特に当てはまる。適当に
調和し信頼性のある全エンハンスメント・モードのｎチ
ヤンネル可変しきい値ＭＮＯＳデバイスを提供すること
に関しての本来的な問題は当業者を悩ませている。従つ
て、本発明の目的は半固定メモリ又はランダム・アクセ
ス・メモリとして使用することのできる完全に集積化さ
れたｎチヤンネル可変しきい値デバイス及びその製造方
法を提供することにある。本発明はｎチヤンネルＭＮＯ
Ｓメモリ・アレイ及び支持デバイスを提供するものであ
るが、この場合のフイールド部の誘電体はアルミナ層及
び二酸化シリコン層を含んでおり、この誘電体が非デバ
イス領域における寄生洩れ電流を制御し、ソフト・ター
ンオン効果又はサイドウオーク効果として知られるデバ
イスの性能を低下させる現象を減じる。
不揮発性デバイスに使用される誘電体に関連する電荷保
有特性の臨界性のために可変しきい値ＭＮＯＳゲート構
造の形成は静的な電荷密度が最小になるように窒素雰囲
気中で行なわれる。更に、表面準位の生成によつて電荷
保有特性の損失を生じる原因となる熱ストレスを避ける
ためにゲート誘電体処理後の工程が最小にされる。次に
本発明の実施例を説明する。
ＭＮＯＳ構造及びその製造工程を最適化するには所与の
デバイス応用に調和した種々の機能パラメータ間のバラ
ンスをとるなど入念な考慮が必要である。これらのパラ
メータのうち最も重要なものを次に掲げる。（１）しぎ
い値窓及びエンハンスメント・モードの動作（周知のよ
うにＭＮＯＳ（７）ＶＦＢはヒステリシスを描くが、こ
れを本明細書ではしきい値の窓又は単に窓と呼ぶ）（２
）しきい値の安定性 （３） ”読出じの速度 （４）゛書込みサイクル゛速度 （５）高電界動作性 （６）集積条件及び電荷制御 しきい値窓は、（ａ）絶縁体構造（規定されたストレス
条件に対するトンネル酸化物及び窒化物の厚さを意味す
る）、（ｂ）ストレス条件（書込み及び消去動作中のパ
ルス計画、即ちパルス振幅及び期間を意味する）、及び
（ｃ）絶縁体構造の処理パラメータ（トンネル酸化物及
び窒化物を夫々成長及び被着させる方法、合成構造の製
造中及びその後の温度及び雰囲気を意味する）に依存す
る。
しきい値窓は酸化物及び窒化物の厚さに依存する。
所与のストレス条件については、下位のＦＢに対応する
低しきい値は２０乃至４０人の範囲でトンネル酸化物の
厚さが増すにつれてより正になる。これによつて窓の大
きさ及び対称性が影響を受け、トンネル酸化物の厚さが
１λ増すごとに略０．７乃至１ボルトずつ窓が減少し、
窒化物の厚さが５００乃至６００人でありトンネル酸化
物層の厚さが３０及至３５へのとき１秒間のような長期
間のパルスに対するしきい値窓は完全にエンハンスメン
ト・モードになる。この明細書中でいう窒化物の厚さは
エリプソミトリイ測定したトンネル酸化物／窒化物の合
成層の厚さである。従つて、窒化物層の厚さを正確に求
めるにはこの値を修正しなければならない。所与の厚さ
の窒化物層については正電圧ストレスによるしきい値は
酸化物層の厚さに比較的依存しない。窒化物層の厚さに
対する窓の依存度は窒化物層の厚さ対酸化物層の厚さの
比で現わすことができる。窒化物層の厚さはトンネル酸
化物層及び窒化物層における相対的な電界に影響を及ぼ
し、従つて界面における電流密度及び電荷の貯蔵に影響
を及ぱす。低導電率の窒化物層（被着温度７５０乃至９
００℃、アンモニア対シラン比５００：１以上）につい
ては、窒化物層の厚さｔ ／酸化物層の厚さｔの比が窒
化ＮＯ物層における最大電界Ｅｎ（Ｍａｘ）く６．５Ｘ
１０６／（１−JモV１となるようなものである限り、窒
化物層の厚さによつて長時間パルスに対するしきい値窓
が影響されることはない。
低電界については窒化物層の厚さが酸化物層を流れるト
ンネル電流及び金属電極から窒化物層に注人する電荷の
量に影響すすことによつてより短期間のパルスに対する
窓の対称性に影響する。高電界については窒化物層への
電荷注人及び導通性及び窒化物層における゛実効的な電
荷トラツプ”密度に影響することにおいて窒化物層の厚
さは窓に影響する。実際のデバイスではトンネル酸化物
層及び窒化物層の厚さはＴＯ＝２０乃至４０λ、ＴＯ＝
２００乃至１０００人である。従つて、ＴＯ／ＴＯは５
乃至５０となる。ＴＯ／ＴＯが５乃至１０の範囲につい
てはヒステリシス窓は小さく窒化物層の導電率及び均一
性に依存するように思われる。この範囲は低書込み電圧
のデバイス用として有望であるが技術的な理由で実現が
制限されている。ｔ／ｔ比が３０ｎ０乃至５０の範囲の
デバイスは高書込み電圧を必要とするためその応用が制
限されている。
ＬＳに印加することができる適度のストレス電圧（１５
乃至３５ボルト）をこのようなデバイスに印加してもト
ンネル酸化物層に印加される電界が小さいのでヒステリ
シス窓は小さい。Ｔｎ／ＴＯ比が１０乃至３０であるデ
バイスについては、酸化物層の最大電界が６×１０６Ｖ
／ｉ以上１２×１０６ｊ以下であればｔ／ｔ比が増すに
つれしきい値がＮＯより負になる。
しかし、このような依存性は酸化物層の厚さに対する依
存性よりも相当弱い。低導電率の窒化物層については、
全ての範囲のストレス電圧及びパルス期間に対する最大
セステリシスとして定義される゛飽和゛窓は、酸化物膜
の厚みが２０乃至４０八でＴＯ／ＴＯが１０乃至３０で
ある場合１５乃至２０ボルトの範囲にあるのが通常であ
る。この飽和窓は下記の最大電界条件が酸化物膜及び窒
化物膜で同時に満足される時に得られる。′ １１υυＬ息 上記の条件からｔ ／ｔは許容される最大ストＮＯレス
電圧の観点から１０乃至３０の範囲内において更に制限
される。
所与の構造についてヒステリシスの感受性の大きさ及び
対称性もストレス振幅及び期間に依存する。
最大窓についてのストレス電圧 は酸化Ｍａｘ物膜の
厚さには強く依存しないが窒化物膜の厚さには依存する
。
ＶｎｌａｘはＴ。及びＴＯ／ＴＯには余り依存しないが
Ｅに強く依存するので窒化物膜ｎの導電性に関係する。
ｒ］１ａＸはＭＮＯＳを最適化する場合に重要なパラメ
ータである。ヒステリシスの寿命及び高電界動作に関連
してＮｌａｘを更に説明する。ヒステリシスはトンネル
酸化物層及び窒化物層の合成層を製造する方法にも強く
依存する。
薄い酸化物層のトンネル特性はこの層を形成する方法に
強く影響され、これがヒステリシスに影響すると信じら
れている。被着速度、被着温度、雰囲気、ＮＨ３対Ｓｉ
Ｈ４の比などの窒化シリコン形成時のパラメータは窒化
物層の導電率に影響する。このように酸化物及び窒化物
を形成する方法が界面の化学量論的な組成及び界面付近
の窒化物層におけるトラツプ密度に影響する。ゲート形
成後の熱処理も窓の大きさ及び位置に影響する。
熱処理の温度を上げるとヒステリシスの大きさが低下し
、下位ＶＦＢが上昇する。Ｎ２中で処理するよりも０２
中で処理した方が効果が大きい。これは、熱処理によつ
て界面の化学量論的組成が変化し０２中での処理によつ
て酸化物層の酸化が進むことによるものと考えられる。
デバイスの最初に必要とされるしきい値窓の大きさはし
きい値の端点（下位のＶＦＢ及び上位のＶＦＢに対応す
る）が時間とともに変化する速度及びデバイスの寿命の
終りとして規定されるしきい値によつて決まる。従つて
、しきい値端点の安定性は設計上重要である。下記のし
きい値安定性を考慮すべきである。（１）ゲートにバイ
アスを印加しない状態での高低しきい値端点の目然安定
度。
（２）質問又は読取り中の高低しきい値端点の安定度、
即ちゲートに質問電圧を印加した時の安定度。
（３）消去書込みサイクル中の高低しきい値端点の安定
度、即ちゲートに周期的なストレスが印加される時の安
定度（疲労寿命）。
半固定メモリのためには上記１及び２の事柄が重要であ
り、ランダム・アクセス・メモリ用には上記の全ての事
柄が重要である。
正確な動作条件をシミユレートすることは不可能なので
所与の応用分野について最悪の場合の状況に基づいて設
計を行なわなければならない。高しきい値端点の自然安
定度（ゲート・バイアスなし）はトンネル酸化物膜の厚
みに非常に強く依存する。
ｔ −４０Ａ以上では短期間の電荷損失及び長期間の電
荷損失ともに非常に小さい。酸化物層が薄いほど電荷損
失の感受性が強いのは酸化物と窒化物との界面における
直接トンネル機構に起因する。一般的には、しきい値は
その値が高くなるほど不安定になることが観察された。
従つて、全エンハンスメント・モードの動作についてｎ
チヤンネルＭＮＯＳの高しきい値端点はｐチヤンネルＭ
ＮＯＳの対応する端点よりも不安定である。酸化物層の
厚み、酸化物層の相対的電界及び熱処理その他の酸化物
処理が端点の安定度に影響するパラメータである。ＭＮ
ＯＳ構造を設計し製作する時にはこれらのパラメータを
考慮しなければならない。ゲートに正電圧を印加すると
ｎチヤンネルＭＮＯＳデバイスの高しきい値端点が安定
することがわかつた。
従つて、質問電圧が高しきい値に及ぼす影響は非常に重
要であることがわかる。−般にｎチヤンネルＭＮＯＳの
低しきい値における自然安定性は良好である。比較的に
薄いトンネル酸化物層（ｔ 〈３０人）を有する構造に
おいても自然的な電荷損失は１０分間毎に０．１以下の
率で生じるにすぎない。しかし、ゲートに適当な質問電
圧（正）が印加される時低しきい値が不安定になること
がある。質問電圧が十分高く十分な時間印加されるなら
ば、低しきい値状態が高しきい値状態に向つてシフトし
遂いには２レベルのしきい値状態が破壊される。デバイ
スの読出し速度は質問電圧と低しきい値電圧との間の差
の関数であるから、低しきい値状態のシフトは避けねば
ならない。
このシフトは部分的なスイツチング即ち部分的な書込み
によるものである。即ち、このシフトは酸化物層を通し
てのトンネル効果の開始によるものであり、この場合の
電界を開始電界と呼ぶ。開始電圧は直接トンネル効果の
範囲の酸化物層の厚みに依存する。開始電界は酸化物層
の厚み２０八と４５人とでは略１オーダ相違する。開始
電界は酸化物層の処理履歴にも依存する。Ｎ２雰囲気（
１％の０２、９９（！）のＮ２）中で成長した酸化物に
ついてはＨ２雰囲気中で成長したものの場合よりも開始
電界が大きい。開始電界を越えると△ＦＢはゲート電圧
に指数関数的に依存する。トンネル電流は電圧に指数関
数的に依存するからである。開始電解、従つて低しきい
値状態はゲート処理後の処理及び熱処理にも依存する開
始電圧はＮ２雰囲気における熱処理の温度を高めること
によつて著しく低下する。
しかし、０２雰囲気中で熱処理すると低温度で減少する
が９００℃以上では増大する。しきい値の両端を同時に
測定したところ、０２雰囲気中で高温で窒化物層を介し
てトンネル酸化物層を更に酸化すると開始電圧を上昇さ
せることができるとの決論に達した。半固定メモリとし
て使用する時には書込み消去サイクルは少数回しか行な
われないので周期的なストレス印加による疲労は大して
問題にならない。
しカルランダム・アクセス・メモリとして使用する場合
には１０１１乃至１０１４サイタルのオーダーの書込み
消去サイクルに対して安定でなければならない。一般に
書込み消去サイクルの間に２つの不安定特性が存在する
。余り厳しくない周期的ストレス印加条件の下でストレ
ス印加回数が比較的少ない場合には低しきい値ＴＬ及び
高しきい値ＶＴＯが共に同方向に同じ大きさだけ徐々に
シフトするか、又は，Ｌの方が速くシフトしてＴＬとＶ
ＴＨとの差が小さくなる。この現象をしきい値浮遊現象
と呼ぶ。第２の特性はより厳しいストレス印加が条件の
下で生じるものでしきい値の窓（ＶＴＬ（５ＶＴＨとの
間のしきい値範囲）を破壊し高密度の表面準位を生成す
る。これによる不安定性は疲労として知られている。し
きい値浮遊現象及び疲労現象はストレス・レベル及びパ
ルス期間に依存する。
しきい値浮遊は通常 付近及びそれ以下のレベルで観
察さＭａｘれ、疲労現象はＶ 以上のレベルで観察さ
れる。
） Ｍａｘｒｒｌａｘが窒化
物層の厚み、導電性及びパルス期間に依存することは先
に述べた。
ＶｒＩｌａＸ以上のレベルでは下位のフラツト・バンド
点が速く上昇し高位のフラツト・バンド点が不安定であ
るためにしきい値の窓が早く破壊される。実験の観察結
果から、表面準位の生成及びしきい値の窓の破壊が高電
界現象であり絶縁構造を流れる大きな電流密度に関連す
ることは明らかである。ＲＡＭにおいてはしきい値疲労
は重大であるから消去電圧Ｅｒ《Ｎｌａｘとなるように
スイツチング条件（パルス振幅及び期間）及びＭＮＯＳ
構造を定めなければならない。
トンネル酸化物層を薄くして書込み消去電圧を低くして
やればしきい値疲労現象を低減させることができる。半
固定メモリとして使用する場合にはしきい値浮遊が重大
な問題となつてくる。しきい値浮遊の機構は明らかでな
いが書込み及び消去条件（パルス振幅及び期間）が異な
り、しきい値状態が飽和状態にない時に大きくなる。電
界条件が徐々に非対称になることがしきい値浮遊の原因
であると考えられる。比較的低い電界（Ｅ〈５×１０６
Ｖ／ＣＴＩＬ）においｎても窒化物層がトラツプ現象を
呈し電荷の再分布を生じることが観察された。
ＭＮＯＳデバイスの読出し速度は読出し電圧と低しきい
値との差の２乗、即ち（Ｖ８８−ＴＴＬ）２に依存する
。
しきい値の窓はエンハンスメント・モード（ノーマリイ
・オフのデバイス）になければならないからＴＬは負で
あつてはならない。洩れ電流及びターン・オン基準など
の実際的な要素を考慮するとＴＬは＋１ボルト以下にド
リフトしてはならない。読取り速度を最適化するには次
の事柄を考慮しなければならない。（ａ）最大許容Ｖ
読出し電圧 ＧＳ （ｂ）寿命の終りにおいて，０−Ｖ，８（読出し）△Ｖ
＋△＋ＶになるようにＶ を十ＰＤＳＴＨ 分高く安定にすること。
ここで、△ｏ＝設計誤差、△Ｖ，＝電源調整、８ニター
ン・オン状態からの最小ずれ。
安定なＴＬに対して許される最大Ｖ，８（読出し）は第
一義的に開始電圧によつて示される。
即ち、開始電圧が高いほど最大 も大きい。）
ＧＳ当然のことなが
ら、トンネル酸化物層が厚いほど開始電圧も高くなる。
更に高い方のＶＦＢは、従つてＴＨはトンネル酸化物層
の厚みに余り依存しない。従つて、読出し速度を速くす
るにはトンネル酸化物層を厚くするのがよい。酸化物層
が厚ければ高しきい値点における電荷保有がよくなる。
しかし、こうすると消去速度が遅くなり書込みにも高電
圧を必要とすることになる。これとの諸条件を勘案しト
ンネル酸化物層の厚みは（ａ）全エンハンスメント・モ
ードの窓、（ｂ）高開始電界、（ｃ）できるだけ高いＴ
Ｈ、の諸要請を同時に満足するように選ばねばならない
。書込みサイクルの速度はデバイスの記憶内容を書き換
えるのに要する合計時間として定義する。
Ｎチヤンネル・エンハンスメント・モードのＭＮＯＳデ
バイスの消去動作はＴＮからＶＴＬにスイツチすること
を意味する。逆に、ＴＬからＴＨにスイツチすることを
書込みという。半固定メモリとして使用する場合には書
込みサイクルが実施される回数は非常に少ない。しかし
、ＲＡＭとして使用する場合には読出しサイクルと略同
じ頻度で書込みサイクルが生じるので書込みサイクル速
度は重要である。消去及び書込みの時間はデバイス構造
及びその製造プロセスによつて大きく異なる。書込み及
び消去速度を速くするために構造及びプロセスに要求さ
れる条件を次にまとめる。
所与の窓、即ち△ＶＦＢ（高位のＶＦＢと下位のＶＦＢ
との差、即ち△ＶＴに対応する）に対しては消去速度は
酸化物層及び窒化物層の厚みに強く依存する。所与のス
トレス電圧に対しては、トンネル酸化物層及び窒化物層
が厚くなるほど、同じ窓を得るのに要する消去パルスの
幅が長くなる。約６ボルトの窓の場合、トンネル酸化物
層の厚みを１０八減らすと消去速度が６乃至７のオーダ
ー速くなる。この消去速度は窒化物層の厚みにも依存す
る。３０人よりも厚いトンネル酸化物層を有する構造で
は消去速度が極めて遅く約１秒間を要する。
ＲＡＭとして使用する場合にはこの速度は１０マイクロ
秒のオーダーでなければならないから、トンネル酸化物
層の厚みは２０へのオーダー又はそれ以下でなければな
らない。消去速度は消去パルスの振幅に指数関数的に依
存し、窒化物層への電子注入に関係している。５×１０
６Ｖ／？以上の電界ではプール・プレンゲル型の導通が
生じていることが観察された。
絶縁層の電界が約５−６×１０６Ｖ／Ｃｒ！Ｌを越える
と窓の劣化が進み寿命が短くなることが観察された。従
つて、ＲＡＭとして使用する場合には使用可能な消去速
度は消去パルスの振幅によつて制限される。消去速度は
トンネル酸化物層の厚みに依存するのでその厚みを減ら
して消去パルス幅を減らすことができる。Ｎチヤンネル
ＭＮＯＳデバイスの書込み速度は消去速度よりも十分速
いので特別な考慮はいらない。
構造的な最適化を達成するためにはアレイのゲートの設
計を慎重に行ない、合成ゲート絶縁層に不所望の変化が
生じるような臨界電界以下で書込み及び消去を行なうよ
うにしなければならない。
構造の最適化は原子的な寸法の処理を含み、デバイスの
機能性及び信頼性はそのストレス条件に関係しているの
で、構造設計が重要になつてくる。ストレス条件とは、
書込み消去サイクルで使用されるパルスの振幅、期間、
書込み頻度、質問レベル、禁止レベルなどをいう。これ
まで説明したＮチヤンネルＭＮＯＳデバイスは簡単なＦ
ＥＴ構造をしているものと仮定した。
このＭＮＯＳデバイスを１駆動回路、感知回路、デコー
ド回路などの周辺回路を形成する固定しきい値ＦＥＴそ
の他のデバイスと共にメモリ・アレイとして大規摸集積
するためには更に別の要素を考慮する必要がある。基本
的には固定しきい値と可変しきい値の動作を同一チツプ
上で満足させねばならない。
固定しきい値ＦＥＴは可変しきい値ＦＥＴのしきい値（
２５−４０ボルト）よりもずつと低いしきい値（１０ボ
ルト以下）で動作する。このため、メモリ・アレイと周
辺回路との間に分離を必要とする。全回路は拡散分離技
術を用いてエピタキシヤル層に形成する。エピタキシヤ
ル層の厚み及びそのドーピング・レベルは、しきい値、
接合部のブレークダウンその他を考慮して最適化する。
機能的な条件は３つに分けることができる。即ち、（１
）種々の絶縁体構造における電荷制御、（２）禁止動作
中の拡散及びしきい値の保全性、（３）高電圧印加時の
支持ゲートのしきい値安定性、である。以上の説明から
明らかなようにアレイＦＥＴの特性及び安定性は、トン
ネル酸化物層一窒化物層構造の再形成、及び窒化物被着
後の熱処理で電荷保有特性が劣化する界面特性に大きく
依存する。
また、開始電圧は窒化物層形成後に比較的低温度の処理
を行なつても大きな影響を受ける。従つて、ゲート部分
に窒化物層を被着させた後は熱処理をできるだけ少なく
することが好ましい。ゲート部分に窒化物を被着した直
後に薄い熱ＳｌＯ２層（１０００乃至１５００人）を被
着させることは不可欠９工程である。
このＳｉＯ２層は接点開口を形成するマスクとして働く
ものであり、最終的なデバイス構造にはあつてもなくて
もよい。従来のＳｌＯ２被着法は比較的低温（９００℃
以下）で行なわれ、被着層自体ばかりでなくその下の絶
縁体構造にも高密度の固定の正電荷を導入する結果とな
る。ＳｌＯ２被着後の高温処理によつてこの正電荷を十
分減少させることができるが、この工程は本発明の目的
のためには好ましくない。従つて、電荷を有しないか又
は負の安定した電荷をわずかに有するＳｌＯ２層を低温
度で被着することが望まれる。電荷を制御する場合に最
も厳しい条件は、フイールド構造におけるしきい値が例
えば４０ボルト以上のように高くなければならないこと
である。シリコンのフイールド・シールドの代わりに、
よく制御され安定した高密度の負電荷（約４×１０１１
／〜以上）を有することができるフイールド誘電体構造
を使用することができる。薄いＳｉＯ２層上に形成され
たアルミナ層が相当な密度の負電荷を生成することが知
られている。３０へのＳｌＯ２層、２００へのＡｌ２Ｏ
３層、７５００への被着ＳｉＯ２層、６２５への窒化物
層の絶縁体構造をとることによつてフイールド部の寄生
ＦＥＴのしきい値を＋６０ボルト以上にすることができ
る。
本発明の実施例のゲート構造は周辺回路では５００人の
熱成長ＳｉＯ２上に５００への窒化物層をメモリ回路で
は３４人の熱成長ＳｉＯ２上に５００への窒化物層を有
している。
窒化物層の被着条件はゼロ又はわずかに負の電荷レベル
（−１×１０１１／ＣＴｌ）が窒化物層中に生じるよう
に最適化する。このようにＳｉＯ２の電荷レベルを厳密
に制御して製造したデバイスは周辺回路では＋１．０ボ
ルト、メモリ回路では＋１．５ボルトという所望のしき
い値を−３ボルトの基板バイアス条件で呈する。ソース
・ドレーン間（ビツト線）及びゲート（ワード線）のバ
イアスを適当に選ぶことによつて適正な書込み動作を行
なうことができる。
ゲート・バイアスがゼロの状態における接合ブレータダ
ウン、即ちＢＶＤ８８（ソース及び基板を接地）は書込
みパルスの振幅よりも低くデバイスのしきい値が約１ボ
ルトの時には２０乃至２５ボルトのオーダーである。Ｂ
ＶＤ８８はゲート・バイアスに正比例して増減する。ゲ
ート・バイアスのない状態ではＢＶＤ８８は高しきい値
状態のデバイス（ＶＴＨが約１０ボルト）については１
０ボルト乃至は１５ボルトである。デバイスの禁止状態
を設計するには２つのことを考えねばならない。その第
１は、高しきい値状態及び低しきい値状態についてゲー
ト・バイアスの印加されたとき及び印加されないときに
おけるＥＶＤ８８の値である。前者は拡散特性、基板ド
ーピング、物理的設計、及びシリコン表面の状態に依存
する。後者はＭＮＯＳ構造に依存する。禁止条件のため
には正パルス印加時の安定性が重要である。低しきい値
状態では部分的な書込みが生じるために正パルスに対し
て不安定になりやすい。しかし、書込みパルス期間が１
０ミリ秒程度にすぎない場合は、ゲート・バイアスが２
０ボルトになつても安定である。＋３５ボルトの書込み
パルスについては、ソース・ドレーン間に１８ボルトの
禁止電圧が印Ｏ口されていれば、実効的なゲート・バイ
アスが３５−１８二１７ボルトとなるので十分である。
このような禁止状態は高しきい値状態の安定性に悪影響
を及ぼさない。高しきい値状態で負のゲート・バイアス
が印加されると急速にトラツプ電荷が減少するが、これ
は窒化物層のトラツプからシリコンの伝導帯に電子が逆
トンネルするためである。
幸い、書込一消去動作中にデバイスがこのような状態に
なることはない。頻繁に消去を行なわねばならない場合
には、負パルスが印加されるときの低しきい値ＴＬの安
定性が非常に重要である。なぜなら、短期間の間に所与
のビツトが頻繁な消去動作にさらされ、安定でなければ
デイプレツシヨン状態（ェが負）になるかもしれないか
らである。この安定性は酸化物膜の厚み及びパルス期間
に敏感である。２重層構造のゲート絶縁物を用いたデバ
イスは２つの誘電体層間の界面における電荷のトラツプ
作用のために不安定である。
一方の層が分極を起す材料のものであり、２つの層にお
けるイオンの移動性に相違がある場合には安定性の問題
は複雑になつてくる。また、これらを無視した場合にも
高電圧における安定性は２つの層の相対的導電率、従つ
て夫々の電界に依存する。これらのことからＭＮＯＳの
安定性は酸化物及び窒化物の厚み、相対的な誘電率、及
び導電率に依存することがわかる。低導電率の窒化物層
についてでさえ平均電界３乃至４×１０６Ｖ／？で相当
な電荷注入が生じる。このような構造は金属ゲートに負
電圧を印加するときに大きな不安定性を呈する。幸い、
半固定メモリとして使用する場合にはゲートは書込み時
にだけ高電圧を印加される。従つて、正の電圧を印加し
たときの安定性が最も重要である。この安定性は前述し
た開始電圧に基づいて評価することができる。ｔが１０
０八以上で印加電界が５．８×１０Ｖ／？程度であると
きには開始電圧は酸化物層の厚みに依存しないから、Ｔ
Ｏ−５００八、ＴＯ＝５００へのＭＮＯＳ構造は。が４
５．０ボルトになるまで安定である（ε／ε二０．５２
と０ｎ仮定する）。
実際に製造されたデバイスにおいてはドレーン電流レベ
ル１μＡでしきい値を測定するとＶＴＨが理論値より相
当ずれていることが観察された。
５０乃至１００μＡの電流レベルでは予測値とよく一致
することが認められた。
低しきい値ＶＴＬ状態での特性は固定しきい値デバイス
のものと余り変わらないが、高しきい値状態では実際の
高しきい値状態よりもずつと低いゲート電圧で相当高い
ドレーン電流が流れる。この現象は高しきい値における
ソフト・ターンオン特性として知られている。ソフト・
ターンオン現象は窓を小さくする作用をするものであり
、ゲートの両端に低しきい値又は負しきい値の寄生ＦＥ
Ｔが形成されることに起因するものと思われる。実際の
デバイスの縁の部分でソース・ドレーン間に電流チヤン
ネルが形成されるから洩れ電流が大きくなる。寄生ＦＥ
Ｔが形成される原因には次の事柄がある。
（ａ）ゲート領域を規定するのに用いられた処理技術及
び絶縁物の食刻に基づいて形成されたゲートの縁の部分
の形態。
（ｂ）金属ゲートで形成される電界の拡張であるフリン
ジ電界。
（ｃ）シリコン表面付近のゲートの縁周りに存在する汚
染イオン及び高密度の表面準位による正電荷。
汚染制御及びプロセス制御により上記（ｃ）を減少させ
ることができる。
（ａ）及び（ｂ）を減少させるには、（１）寄生ＦＥＴ
の形成を減少させるか、（２）寄生ＦＥＴのしきい値を
デバイスＦＥＴの高しきい値状態よりも高くするか、（
３）寄生素子をターン・オフさせる手段を設けるかしな
ければならない。円形のソース領域、これを囲む環状の
ゲート領域、これを囲む環状のドレーン領域を有するデ
バイス構造を採用すると寄生チヤンネル効果を全体的に
減少させることができる。寄生ＦＥＴのしきい値を上げ
ることは構造を変更して縁の形態を変えるか又は電気的
な手段によつて達成することができる。ソフト・ターン
オン特性は基板に適当なバイアスを与えることによつて
大きく改善することができる。寄生デバイスのしきい値
を上けるもう一つの技術は比較的ゆつくりと高しきい値
状態に書込むことである。
これは、ゲートに＋１０乃至＋１５ボルトのバイアスを
印加し同時に基板に−１５ボルトのバイアスを印加して
適当な書込みビツトにストレスを与えることによつて行
なうことができる。ストレス印加時間は数分の１秒から
１００秒位まで必要に応じて異なる。寄生ＦＥＴは、ゲ
ートの縁に重なるがゲート電極から絶縁された電界板を
設け、これに適当なバイアスを印加することによつてタ
ーン・オフ状態に維持されることができる。
もう一つの手法は、メモリ・アレイのゲートの両端付近
のソース・ドレーン間に高密度の負電荷を有する絶縁体
又はｎ型拡散領域のポケツトを設けて奇生ＦＥＴの実効
的なしきい値を上昇させ導電性チヤンネルの形成を阻止
することである。
本発明によると安定な負電荷を有するアルミナ層を含む
フイールド絶縁層を設けることによつて導電チヤンネル
の形成が減少される。この層を１００乃至２００への厚
さにすると後述するように、可変しきい値デバイスのゲ
ート絶縁物とフイールド絶縁物との間に存在する食刻さ
れた領域の形成を最小にすることができる。２０乃至４
０への熱酸化膜、１００乃至２００λのアルミナ層及び
６０００乃至８０００への酸化層からなるフイールド絶
縁層構造をとると、付加的なプロセスを必要とすること
なく、また基本的なデバイス構造を変更することなく洩
れ電流を防止することができる。
更に、半導体一絶縁体界面における負電荷密度が増す。
縁部の形態及び実効的な電荷密度を同時に改善すること
によつて寄生デバイスのしきい値が上昇し、しきい値の
窓を５ボルト以上にすることができることがわかつた。
次に図面を参照して本発明による固定しきい値デバイス
及び可変しきい値デバイスの集積回路構造を説明する。
第１図において、１−２オーム・Ｃの抵抗率のｎ型ウエ
ハ１０上に２オーム・？の抵抗率のｐ型層１２を約６μ
ｍの厚さにエピタキシヤル成長させる。
次いで約８０００人の厚さに熱酸化膜１４を形成する。
周知のフオトリソグラフイ技術を用いて酸化層１４Ｃこ
開口１６を形成し分離拡散を行ない再酸化層２０を従来
の拡散／ドライブ・イン技術により形成する。分離拡散
層はエピタキシヤル層を貫きシート抵抗１−２オームで
ある。再酸化層２０の厚みは約６０００人である。次に
マスクを用いてソース及びドレーン領域２２，２４，２
６及び２８を同時に拡散形成する。図の左側に形成され
るのが固定しきい値デバイスで、右側に形成されるのが
可変しきい値デバイスである。ソース及びドレーン領域
は、拡散深さ１．５μｍ１シート抵抗１５−２５オーム
であるのがよい。再酸化層３０の厚みは約５５００八で
ある。拡散工程の終了後に分離拡散領域１８付近の領域
以外の酸化層１４，２０及び３０の全てを剥離する。
次いで２５乃至４０人の熱酸化層３２を工ピタキシヤル
層１２上に形成する。層３２上にアルミナ層３４を化学
的被着法により１００乃至２００人の厚さに形成する。
層３４上にシランの分解などの方法により７０００乃至
８０００人の厚さに二酸化シリコン層３６を形成する。
第１酸化層３２及ひアルミナ層３４はエピタキシヤル層
１２の界面に十分な負の表面電荷を提供するから隣接す
るトランジスタ間に寄生デバイスが形成されるのが防止
される。また、比較的薄いアルミナ層を用いることによ
つてデバイスのためのゲート領域の食刻が精密になり個
々のデバイス内での寄生効果も減少される。第３Ａ図は
固定しきい値デバイスだけを示す。
酸化層３６を被着した後にデバイスのゲート領域だけを
規定するために第４のフオト・マスクを用いる。弗化水
素／燐酸／弗化水素の食刻剤を用いてゲート領域を食刻
しエピタキシヤル層１２を露呈した後、酸素中で１００
０℃で１５％塩化水素を用ぃて二酸化シリコン層３８を
４５０−５２５人の厚さに成長させる。酸化物層３８は
１Ｘ１０１１以下の表面電荷密度を提供し、ブレークダ
ウン電圧は４０ポルト以上である。次いで第３Ｂ図にお
いて第５のマスクを用いて可変しきい値デバイスのゲー
ト領域が形成される。
先ず８５０℃で窒素キヤリア中で１％の酸素を用いて薄
いトンネルニ酸化シリコン層４０が３１Ａと３４λとの
間の厚さになるまで約１０５分間かけて熱酸化される。
続いて窒化シリコンの連続層がウエハ全体に被着される
。窒化物層４２は５５０乃至６２５人の厚さであるのが
よく１：１０００の割合のシランとアンモニアとを８７
５℃で反応させて形成される。層４２の被着後に一酸化
シリコン層４４を被着する。層４４は接点開口形成のた
めの食刻マスクとして及び窒化物層４２の電荷密度を低
下させるために必要である。層４４は０．０６０！）の
水素を含む窒素中で四塩化シリコンから形成される。次
いで第６のフオトレジスト・マスクを用いて層４４にお
いて接点開口を限定する。
第４図に見られるようにエピタキシヤル層１２の表面に
接点開口を食刻し、酸化層４４を除去し低温蒸着技術に
よつて金属層を形成する。第７のフオト・マスクを用い
て金属接点４８、ゲート電極５０，５２を形成する。以
上の説明から明らかなように可変しきい値デバイスのゲ
ート誘電体は比較的低温で形成され、窒化物層及び酸化
物層の被着後は熱処理がなされない。
エピタキシヤル層のｎチヤンネルに通常生じる正電荷を
除去するためのアニールは不要である。半固定メモリ用
に設計した固定しきい値デバイス及び可変しきい値デバ
イスを含む集積回路を製作したところ、次の特性を呈し
た。
固定しきい値デバイスのゲート誘電体構造は５５０人の
熱酸化物層及び６２５への窒化シリコン層の２層構造で
ある。
基板バイアスを−５ボルトにするとデバイスの寸法によ
つてしきい値は＋１２乃至１．３ボルトであつた。トラ
ンス導電率は大きなデバイスでは７６マイクロオーム、
小さなデバイスでは２９５マイクロオームであつた。可
変しきい値デバイスのゲート誘電体構造は３４への熱酸
化膜及び６２５人の窒化シリコン層の２層構造である。
＋１０ボルトのしきい値を提供するためには書込パルス
の期間を１０マイクロ秒とするとその大きさは平均＋３
５．７ボルトが必要であつた。３秒間のパルス期間で消
去動作をしてしきい値を＋２ボルトに下げるには平．？
−３０．５ボルトの大きさの消去パルスが必要であつた
。
窒化物層に続く二酸化シリコン層は窒化物層の被着に用
いられたのと同じ温度８７５窒Ｃで１５００Ａの厚さに
被着した。金属領域はエレクトロ・マイグレーシヨンを
防止するために４％の銅を含むアルミニウムを蒸着して
形成した。フイールド部の誘電体構造は３０人の熱酸化
層、２００Ａのアルミナ層、及び８０００への被着二酸
化シリコン層からなつている。
フイールド部のしきい値電圧は＋５０ボルト以上であつ
た。以上説明したように本発明によると一個の半導体基
板上に不揮発性メモリ・デバイス及び固定しきい値ＦＥ
Ｔを集積することができる。電荷含有量の少ない誘電体
を使用することによつて極めて安定で再現性のあるデバ
イス特性が得られ、従来の固定しきい値ＦＥＴデバイス
と適合する動作電位を使用することが可能となる。可変
しきい値デバイスのゲート誘電体被着後は低温処理を行
なうことによつて全エンハンスメント・モードの動作が
可能になる。薄い二酸化シリコン層、アルミナ層、窒化
シリコン層からなるフイールド誘電体構造をとることに
よつて寄生デバイスのしきい値を６０ボルト以上にする
ことができ、洩れ電流を防止することができる。
【図面の簡単な説明】
第１図は従来技術によつてソース、ドレーン及び分離領
域の拡散処理を行なつた後の半導体基板断面図、第２図
は誘電体層を新たに被着した後の基板断面図、第３Ａ図
は固定しきい値デバイス部分の基板断面図、第３Ｂ図は
可変しきい値デバイス部分の基板断面図、第４図は金属
層被着後の基板断面図である。 ２２，２４，２６，２８・・・・・・ソース、ドレーン
領域、１８・・・・・・分離領域、３２・・・・・・Ｓ
ｉＯ２層、３４・・・−・・アルミナ層、３６・・・・
・・ＳｉＯ２層、３８，４０・・・・・・ＳｉＯ２層、
４２・・・・・・窒化シリコン層。

Claims (1)

    【特許請求の範囲】
  1. １ ｐ型半導体基板にｎ型の複数の対になつたソース、
    ドレーン領域及び少なくとも１つの分離領域を形成し、
    前記基板上に二酸化シリコン層、酸化アルミニウム層、
    及び二酸化シリコン層からなるフィールド誘電体層を形
    成し、固定しきい値デバイスを形成すべき領域のチャン
    ネル領域上のフィールド誘電体層を除去して約４５０乃
    至５２５Åの厚さの二酸化シリコン層を成長させ、可変
    しきい値デバイスを形成すべき領域のチャンネル領域上
    のフィールド誘電体層を除去して約３０乃至３５Åの厚
    さの二酸化シリコン層を成長させ、前記基板上に窒化シ
    リコン層を被着することを含む半導体デバイスの製造方
    法。
JP51071272A 1975-06-30 1976-06-18 半導体デバイスの製造方法 Expired JPS5927111B2 (ja)

Applications Claiming Priority (1)

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