JPS5927541A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、マルチプローブの試験システムに関するもの
であって、更に詳細には、複数個の持上がった電極先端
部（ｔｔｐ　）を含む半導体基板を用いたマルチゾロー
ゾ試験システムに関するものである。

〔従来技術の説明〕

′電子回路の形成時に、集積回路は、その上に複数個の
マトリクスあるいは小型回路を有する薄い半導体スライ
スから作製される。一般的には、各スライスに同じ型の
超小形回路をリピートした複数個のマトリクスを含むの
が実際に行なわれているやり方である。個々のユニット
あるいは、　１１１１々の回路はしばしば集積回路チッ
プあるいは個別的バーと呼ばれる。

本発明の装置は、スライスあるいはウェーハ上の集積回
路チップの各回路を、スライスを分割して望みの集積回
路部品もしくはそれらの組合せとしてしまう前に、試験
するためのものである。

各ウェーハの各々の超小形回路あるいは集積回路は１通
常隣接するユニット回路に対してあらかじめ定められた
正確な位置関係を有して存在しているため、もしプロー
ブを被試験回路に対応するあらかじめ選ばれた点の各々
上へ正ｉに位置決めできるなら、この回路の試験が可能
である。さらに９例えば、任意の１個の集積回路上のい
くつかの異なる回路を同時に試験することも可能である
。

試験手順の中で、スライス′％：１１つけることなく信
頼できる試験を行うためには、いくつかの克服すべき障
害がある。更に最近の集積回路では複雑さが増大してい
るため、適切な試験を行うためには、非常に多数のプロ
ーブが必要とされる。

この問題に対する１つの解決策は、ＩＪ−Ｒ−レイド（
Ｌｅ−ｅ　Ｒ，Ｒｅ１ｄ　）による米国特許第４．１９
５，２５９号に記載されているマルチゾロープ試験シス
テムである。それは小型回路を試験するだめのマルチゾ
ロープ試験システムであって。

２軸制御と端検出のために付加されたデータ検出の複数
、プローブを有するプリント回路板な含んだものである
。リー　Ｒ，レイド（ｌｅｅ　Ｒ，Ｒｅ１ｄ　）及びチ
ャールスＲ，ラドリフ（Ｃｈａｒｌｅｓ　Ｒ，。

Ｒａｔｌｉｆｆ　）による米国特許第４．２１９，７７
１号には４・四分円形マルチゾ四−プ端検出器（エツジ
・センサ）システムが発表されている。このシステムは
１位置検出のための４個ｅ）データ検出器を含む、複数
個のデータプローブがとりつけられたシリンド回路板を
含んでいる。

集積回路がより複雑になると、これらの回路を試験する
ために必要とされるプローブの数もより多数となる。更
にその回路はより高速で動作することが要求され、その
ことによって、リード線のインダクタンスや浮遊容量等
の新しいいくつかの間顕がもちこまれる。更に加えて、
プローブ針の　　　　１．・先端の位置決めは微妙に敏
感な問題となってくる。

本発明は、非常に多数個のプローブを比較的小さい集積
回路領域へ相互接続する方法について述べている。小型
電気コネクタのマルチプローブの作製については、１９
７６年６月付のＩＢＭ技術公報（ＩＢＭ　Ｔｅｃｈｎｉ
ｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ　）第
１９巻第１号に掲載の「マルチプローブ小型電気コネク
タの作製（Ｆａｂｒｉｃａｔｉｏｎ　ｏｆ　Ｍｕｌｔｉ
ｐｒｉ：＋ｂｅＭｉｎｉａｔｕｒｅ　Ｅｌｅｃｔｒｉ、
：ｃａｌ　Ｃｏｎｎｅｃｔｏｒ　）　Ｊに述べられてい
る。この論文は、互に空胴な有する形で接着された２枚
のシリコンウエノ飄の間の電気コネクタについて述べて
おり、それら空胴は望みの温度において液体である金属
を充填されている。この型のシステムは、雑誌エレクト
ロニクス（Ｅｌｅｃｔｒｏ−ｎｉｃｇ　）の１９８１年
１１月６日号の第４０頁に示されているＩＢＭジョセフ
ソンシステムに用いるようになっているものである。ジ
ョセフソンチップへのＩ１０接続は可撓性リボンケーブ
ルによって行なわれ、それは底縁部に小型ビンを有して
おり。

それらがソケット上の水銀を充填した井戸の中へさしこ
まれるようになっている。しかし、この構造は、絶対温
度４．２度でしか動作しない。

別の方法として、ロバート　Ｃ，フーパ（ＲＯｂｅｒｔ
Ｃ，Ｈｏｏｐｅｒ　）等による米国特許第４，１８２，
７８１号、「無電解メッキ用のアルミニウム／パラディ
ラム金属化ベースを用いた集積回路母材上への持上がっ
た金属バンプの低価格形成法（ＬＯＷ　ＣｏｓｔＭｅｔ
ｈｏｄ　ｆｏｒ　Ｆｏｒｍｉｎｇ　Ｒｌｅｖａｔｅｄ　
Ｍｅｔａｌ　Ｂｕｍｐｓ、ｏｎＩｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔ　Ｂｏｄｉｅｓ　Ｅｍｐｌｏｙｉｎｇ　
ａｎＡｌｕｍｉｎｕｍ　　Ｐａｌｌａｄｉｕｍ　　Ｍｅ
ｔａｌｌｉｚａｔｉｏｎ　　Ｂｏｌｌ＠　　ｆｏｒｌｌ
ｃｌｅｃｔｒｏｌｅｓｓ　Ｐｌａｔｉｎｇ　）　Ｊには
、半導体材料上に持上がったバンプな形成する方法が述
べられている。

本発明は、シリコン基板の方向依存性エツチングによっ
て作られた持上がった接触先端部を利用している。同様
なエツチング法は、雑誌ＩＢＦｉｌｌＣＥｌｅｃｔｒｏ
ｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ＋の１９８１年５月
発行ノ第ＦｉＤＬ　−２巻、第５号中のり、Ｂ　　タッ
カ−マン（Ｄ、Ｂ、　Ｔｕｃｋｅｒｍａｎ　）及びＲ，
Ｆ、ピース（Ｒ，Ｆ。

Ｐｅａｓｅ　）著の論文「ＶＬｓＩ用の高性能ヒートシ
ンク法（Ｈｌｇｈ　ｐｅｒｆｏｒｍａｎｃｅ　Ｈｅａｔ
　８１ｎｋｉｎｇｌｏｒ　ＶＬＳＩ）　Ｊにも述べられ
ている。この論文では１１０面シリコンウェーハに方向
依存性エッチを用いて、垂直に５０ミクロン幅の壁を有
する５０ミクロン幅のチャネルをエッチした高効率ヒー
トシンクを作製する方法が述べられている。１１０面の
ウェーハの方向性エッチはウェーハの表面から垂直に延
びる一連の壁を実現する。

〔本号明の要約〕

本発明に従えば、半導体基板上に選択的に位置決めされ
たいくつかの持上がった導電性接触表面を含むプローブ
が提供される。それらの持上がった導電性表面は、基板
上の信号インタフェース端子へ導電的に接続されている
。それらの信号インタフェース端子は外部試験装置へ試
験信号を送り。

またそれから受けとるためのものである。

１つの実施例において、半導体基板上の選択的に位置決
めされた電極パッド上に配置された持上がった導電性表
面を含むプローブが述べられている。この持上がった導
電性表面はシリコンからエッチされてつくられ、金属被
着されるかあるいは導電性シリコンであるかのどちらか
である。それらの持上がった表面は基板上の信号インタ
フェース端子へ導電的に接続される。この持−ヒがっだ
導電性表面は半導体基板そのものからは誘電体で分離さ
れている。持上がった導電性表面の実際の物理的構造は
、信号インタフェース端子のような半導体基板上の任意
の領域への導電性接続なイ」与するようなものとなって
いる。誘電体分離等によって電気的に絶縁された表面上
に置かれた持上がった導電性表面の物理的構成は、被試
験装置とプローブが接触する場合の垂直方向の柔軟性も
与えるものとなっている。持上がった導電性表面と反対
側の半導体基板表面にとりつけられた補助支持体はプロ
ーブの付加的支持を与える。更に、半導体基板は、被試
験装置との間でやりとりされる試験信号を処理仲介する
論理回路及びバッファ回路を半導体基板上に倉んでいて
もよい。この基板上回路（オンボード回路）−は、方向
１Δ存性エツチンダあるいはその他の方法によって形成
された貫通メッキされた孔を含むことができ、それによ
って。

回路をゾローブ半導体基板のどちらの側にもとりつける
ことができるようになっている。更に、プローブが被試
験装置と接触する時に、プローブに振動を起こさせるた
めの機械的手段が含まれている。このことによって、被
試験装置上に堆積している可能性のある任意の酸化物層
暑、持上がった導電性表面か突き破ることができる。

また９本発明に従えば、マルチプローブ半導体基板を被
試験装置で位置決めすることのできるマルチプローブテ
スタが提供される。被試験装置は。

もう一つの半導体基板であるのが望ましい。半導体マル
チプロー　ブは、試験される装置上の信号パッドと接触
する持上がった接触表面ｔもつ導電性表面を含む。１つ
の好適実施例においては、このテスタに、被試験装置へ
の試験信号を発生し、送信し、被試験装置からの試験信
号結果を受信し。

その被試験装置がその試験を合格したか不合格かを決定
するための信号評価のための回路を含めることができる
。

本発明の更に他の実施例に従えば、第２の基板の回路に
接触している第１の基板の持上がった部分によって相互
接続されたいくつかの半導体基板であって、その中に少
くとも１個の電気回路素子を含むようないくつかの半導
体基板の組を含む半導体回路装置が提供される。

好適実施例において、いくつかの半導体基板を含む半導
体回路装置が提供される。それら半導体基板のいくつか
は持上がった部分を含み、そ・こにおいてそれら持上が
った部分が、半導体表面上に含まれる電気回路素子へ導
電的に接続されている。

それら持上がった部分は第１の基板上に位置する半導体
基板の導電性パッドへとりつけられている。

持上がった部分と第２の基板上の導電性パッドとの間に
はばんだづけあるいは台金によって接着を形成すること
かできる。

更に本発明に従えば、この半導体回路装置乞杉成する方
法が提供される。この方法は、方向依存性エラチン適用
して第１の半導体基板上に持上がった部分を形成する工
程を営んでいる。第２の工程は持上がった部分へ導電性
被覆を設けることである。第６エ程は、第２の半導体基
板上に導゛ｒＩＬ性ポンデイングパツ＋ｓＶ、第１の半
導体基板上に形成された持上がった部分に相対的に選択
位置決めされた形で形成することである。第４の工程は
。

第１の基板の持上がった部分と第２の基板の導電性パッ
ドとの間に導電性接着を形成することにより、第１の基
板と第２の基板との間に接触を形成することである。

本発明の他の態様に従えば、半導体基板を含む半導体回
路装置が提供され、その基板には片面上には電気回路が
作くられ、その電気回路は基板を通り抜けて第１．の回
路から基板の反対の面上の第２の回路へ延びている導電
性材料へ接続されている。

更に、半導体基板を製作する方法が提供され。

その方法は仄のような工＠を含んでいる。すなわち、半
導体基板の片面上に回路素子を形成し、その回路基板の
反対面上に回路素子を形成すること半導体基板中に孔ン
形成すること、孔中に導電性材料をとりつけて、孔中の
導電性材料を第１の回路素子へ導電的に接続し、更に反
対面上の回路を孔中の導電性材料と導電的に接続するこ
と、こうすることによって、同じ半導体基板の片面と反
対面との間に導通が確立される。

好適実施例において、半導体基板中の孔は、方向依存性
エッチを適用して、半導体基板中に孔を抜くことによっ
て形成される。３次に半導体基、板上に電気導体が堆積
され、それによって孔の側面が被覆され、導電路が形成
される。更に、導電路形成に高濃度ドープされた多結晶
シリコンを使うこともできる。両面上に露出された導電
層は次に２つの表面間の電気的連続性を与えるための接
続パッドとして用いられる。従って９片面上の電気回路
は反対面上の電気回路へ、これら半導体基板それ自体間
の金属相互接続を利用して、導電的に接続される。

本発明の特徴と考えられる新規な特長は、特許請求の範
囲に述べられている。しかし１本発明それ自体は、それ
の他の特徴及び利点と共に以下の図面を参照した詳細な
説明から最も良く理解されるであろう。

〔本発明の詳細な説明〕

本発明は、集積回路を含む半導体基板の構造に関するも
のである。第１図は１本発明に従って形成された半導体
基板の断面領域を示す。この基板は１００面のシリコン
結晶であり、方向依存性エッチを施こされており、半導
体基板３の部分を選択的に除去することによってメサ１
状の先端部を形成しである。これらの先端部すなわちメ
サ１には、先端部１０表面を強固にするために、金属状
の炭化シリコンクロームあるいは同等の耐摩耗性材料の
被１１２が設けられている。基板３上の集積回路から先
端部１及び被覆２を通して、被覆２へ物理的に接触する
何らかの他の装置へ電路を与えるために、この被覆２は
導電性であるべきである。

作製の後、基板表面上に集積回路を含んだこの半導体基
板３は、被覆２を備えた先端部１を別σビ回路装置の導
電性表面あるいはポンディングパッドへの接続手段とし
て用いることによって、他の回路と接触するように位置
決めされる。尚業者には明らかなように、この半導体の
先端部１及び被覆２は、他の半導体基板のポンディング
パッドあるいは特定の金属あるいは導電性領域において
プリント回路板へ電気的−触を与えるために用いること
ができる。

先端部１及び被覆２は表面と物理的に接触する　　　　
１］・ことが要求されるため、先端部１と被覆２の垂直
　　　　□方向の移動を可能とするために、第２ａ図に
示されたような構造が与えられる。第２ａ図は、先端部
１ｔとりかこむ領域のためのバネ構造の上部平面図であ
る。上のことから、基板３上には被覆２のみか示されて
いる。領域４は、基板３がエッチされて、６として示し
たようなブリッジ領域が可焼状態となりうるようにされ
た部分を示している。

４個のブリッジ領域６は基板３に相対的な先端部１と被
覆２の垂直方向の撓み運動を可能としており、それによ
って、他の表面が幾何学的に水平でなくても他の何らか
の表面との接触を可能とする。

第２ｂ図は、第２ａ図のブリッジ構造の断面ＡＡ図であ
る。補助支持体７５として炭化シリコｙ膜を用いること
ができる。

第６図は１本発明の別の特徴を示しており、方向依存性
エツチングを利用して基板３中に孔をあけた後に、その
孔のまわりを金属化５している。

このことによって基板３０１つの表面から、基板３のも
う一つの表面への電気的導通が得られる。

好適実施例においては、集積回路は基板３０片面上に形
成し、基板の反対面上に形成された電極へ金属化域５を
用いて電気的接続を行うようにしてもよい。

第４（ａないし０）図は、方向依存性エッチを利用して
、第一６図に示したような孔領域及びメサ１乞形成する
た、めのプロセス工程を示している。

第４ａ図はこのプロセスの第１段階であって。

Ω １０〜２０７０のｐ−にドープされた１００面方位の６
インチ径（７，５ｃｍ径）のシリコン基板３上に熱酸化
Ｒ７１ｋとつつける工程を示している。

この熱酸化層７の厚みは約１２．０００オングストロー
ムである。また層Ｉのように示された第２の酸化層がプ
ラズマ反応性酸化物堆積法によってとりつけられる。こ
の第２の酸化＋！ｌＩＩ層の厚みは約６．０００オング
ストロームで１合計の厚みが１５．０００オングストロ
ームとなる。この第２の段階は第４ｂ図に示されており
、そこでは開口領域８と残存酸化物層１０が示されてお
り、それらは、メサ１０の最上部を画定するだめの酸化
物除去のためにＫ）ＡＥＨのパターン化を用いたフォト
リングラフィ工程によって画定されたものである。

領域１０は、基＆３中でリメサな実際に画定するもので
ある。この工程に用いられるエッチャントの例としては
、２５０ｃｃのエチレンジアミンと４５グラムのピロカ
テコールと１２０　ｃｃの水の混合物がある。第４Ｃ図
はメサの成形を示す。メサ９は基板３中に方向依存性の
エッチを用いて形成され、その深さはエッチ時間により
定まる。上述のエッチャントに対しては、エッチ速度は
１０００Ｃにおいて、毎分約１ミクロンあるいは１　ｍ
ｍ当たり２５．４分の割合である。従って、約３　ｍｕ
のメサ高のためには、基板はこのエッチャントに７６分
間さらしておく必要がある。メサ１０用の酸化物マスク
は、マスク層１０下の領域を方向依存性エッチから保護
する。この実施例では、先端部は第１図に示したような
鋭い点状の先端部１ではなくてメサ構造に形成されてい
ることを注意しておく。

第１図に１で示したような鋭い先端とするためには、メ
サマスク１０は非常に幅のせまいものとすべきである。

エッチャントは、エッチャントがメサマスクの下にアン
ダーカットを生じ、先端部を形成するまで用いられる。

しかし、この実施例においては、酸化物１０で定義され
たメサの平坦領域は、今後基板３へ結合すべき基板と基
板３との間に永久的液−着を形成するために用いられる
。

第３図に示されたような２つの表面間の金属化接続形成
は、第４ｄ図ないし第４ｎ図に示されている。第４ｄ図
において、熱酸化物及びプラズマ酸化物の層７上へ付加
的層１１がとりつけられる。

この付加的層１１は窒化シリコン、　Ｓｉ、Ｎ、を含み
。

厚み１４００オングストロームである。この窒化物層は
基板３をメサ側１２及び平面側１３０両側からとりかこ
んでいる。第４ｅ図においては、基板が上下反転されて
おり、メサ側１２が下方を向いており、平坦側１３が上
方な向いている。第４ｅ図はまた。基板３０表面１３上
に開口部１４をフォトグラフィエツチングで形成する工
程を示している。これらの領域１４は側面１３上に孔を
画定する。これらの領域１４は１選択的なシリコン窒化
物１１と酸化物７層の除去によって得られる。

窒化シリコンの除去にはプラズマエッチが用いられ、酸
化物の除去には標準的なエッチが用いられる。第４ｆ図
において１表面１３上に方向依存性エッチを施こすこと
によって孔が作られる。このエッチは１図示のように孔
１５が基板を完全に貫通して形成されるまで基板３の除
去を行う。第４ｇ図は、半導体基板３からの窒化シリコ
ン層１１と酸化物１＠７の除去と、１０．ＯＤＤオング
ストロームの酸化物の再成長を示している。第４ｈ図は
。

約４００　ｈｉｎ／口までリンをドープされた多結晶シ
リコンの堆積を示す。この付加的）−１７の厚みは約６
．０００オングストロームである。第４１図には、酸化
物層１６とドープされた多結晶シリコン層１７とを備え
た基板３へ付加されたフォトレジスト層１８を示す。第
４ｊ図では、ドープされた多結晶シリコン層１７がエッ
チャントによって。

図示の領域１９から選択的に除去される。これらの段階
は１表面領域１３と表面領域１２上のメサ９との間の電
気的連続のための領域を規定するものである。第４に図
において、付加的フォトレジスト層２１がメサ側１２’
に保護するために用いられ、領域２０はエッチされる。

フォトレジスト２１がとりつけられた後、第４１図に示
されたように、側面１３上の多結晶シリコン層１７がエ
ッチャントによ２て除去される。残存する酸化物層１６
はそのまま残される。次にフォトレジスト層２１が除去
され、第４１図に示された構造が得られる。仄に両方の
ｇ１１１１３と１２に金属が被着され。

第４ｍ図に示したような金属層２２が形成される。

この金属層２２は次に、第４１図ないし第４１図に示し
た手順と同様にしてパターン化される。ここで基板は第
４ｍ図に示されたように逆転されて。

側１２が上面に、側１３が下面になってい゛ること？注
意しておく。層２２がパターン化された後。

それは第４ｎ図に示したようになる。ここで層２２は０
１１１１２上のメサと側１３との間を孔領域１５を通し
て電気的に接続する役目を果す。基板３の平面図が第４
０図に示されており、ここで上面は側１２である。金属
相互接続２２は導電性被罹１でおおわれたメサ最上部平
坦部分２４Ｙ孔１５へ相互接続する。従って、メサ領域
、２４は図示されていない基板の反対側と電気的に共通
であり、基板の片面上に作られた集積回路は反対側と相
互接続できる。

第５図は、先端部１を利用した本発明の応用例を示す。

第５図は、被試験半導体装置３１上に位置するプローブ
３０を示している。プローブ３０は、被試験装置３１上
のポンディングパッドと接触するように位置するいくつ
かの先端部３２′％：含んでいる。このプローブの目的
は被試験半導体装置への電気的試験インタフェースを与
えることである。半導体プローブ３０を用いることによ
って。

プローブ針は不快となる。この方法は１回路がより小さ
く、より高速動作になり１個々の回路チップが試験を必
要とする付加的ポンディングパッドを含むようになると
、より有利な方法となる。先端部３２が第２ａ図及び第
２ｂ図に示したようにとりつけられているので、プロー
ブ３２は被試験装置３１上で位置決めでき、装置３１０
表面の幾何学的変動があった場合でもこの装置３１上の
ポンディングパッドと接触することができる。第２ａ図
及び第２ｂ図の構造は必ずしも必要でないことを注意し
ておく。第４図に示したように、金属メッキされた孔を
用いることによって、プローブ３０はプロミゾ３０の反
対側（図示されていない）上に、プローブ３０による試
験信号の処理のための半導体集積回路な含むことができ
る。更に被試験装置３１に対するあらゆる型の試験を実
施するための試験論理回路′ｌｔｌｔ−ローブ上めても
よい。

第５図に示されたような、マルチプローブ３０が半導体
装置の試験に用いられた場合には、しばしば発生する問
題は、被試験装置のポンディングパッド上の酸化物の存
在である。この酸化物は。

ポンディングパッドとマルチプローブ先端部３２との間
の絶縁物となり、電気的接触を妨げる。この問題を解決
するために、圧電バイブレータのようなバイブレータな
マルチプローブ３０へ機械的に結合することができる。

このバイブレータはマルチプローブ先端部３２な振動さ
せ、それらの先端部３゛２が酸化物層な突き破って電気
的接触をなすことを可能にする。

このプローブ先端部は、第６図に示されたように、半導
体基板から分離することができる。第６図は実際、半導
体基板４１から分離されたトランジスタを示している。

基板は基板４１の最上部に金属化層を含んでいる。この
金属化層３６はプローブを含むことができる。二酸化シ
リコン３５が障壁な提供する。この障壁の内側にＰ−ベ
ース４０中に位置するＮ＋エミッタ３８とそれに隣接す
るＮ＋コレクタ電極３７がある。この組合せはＰ領域４
２上に位置している。二酸化シリコン層３５は多結晶基
板４１からの装置の誘電的分離を・、・＄１１１′ 与えている。同様に、第５図中のプローブ先端部　　　
　口３３あるいは第４図中のメサ９の応用におけるよう
に、誘電体分離を用いてメサあるいは先端部の半導体基
板からの分離を行うことができる。

第５図に示されたようにマルチプローブ３０はテレダイ
ン社（Ｔｅ１ｅｄｙｎｅ　）　ＴＡＣＰＲ−１００型装
置のような実在する自動ウエーノ・ゾローバ装置に用い
ることができる。このゾローバはウエーノ１状の半導体
装置（あるいは半導体スライス）を試験プローブを用い
て試験するために所定の位置へ自動的に設定するために
用いられる生産用機械である。ウェーハはプローバのチ
ャック上に設定され。

チャックはＸ及びＹ方向（ウエーノ・に対して水平面内
で）に正確に動いて、試験すべき半導体装置をプローブ
の下へ運ぶ。次にチャックは持上げられて、プローブが
装置に接触するようにされる。

このようにして、ウェーハ上の各半導体装置が試験され
る。単体プローブの替りに固体マルチプローブ３０を用
いることによつ℃、数多くσ、）ポンディングパッドを
含む高密度の複雑な集積回路を。

数多くのポンディングパッドの各々毎に単体プローブ先
端部を位置決めすることなしに、試験することができる
。更に、必要とされる単体、プローブσ）数が実際上困
難な程に数多くなった場合に、マルチプローブ３０はそ
の半導体装置を試験する唯一の方法となる。

第７図は１本発明の実施例を示し、そこでは。

４個の半導体基板４５．４６，４７．４８が・互に電気
的に相互接続されるような関係に配置されている。基板
４５はいくつかの接点先端部４９ｙａ１′含んでおり、
それらは基板４６の左側面上のパッド（図示されていな
い）と接触するようになる。基板４６は、基＆４７の左
側と接触する先端５０を含んでいる。基＆４７もまた。

ｙｋ板４８上の電極パッドと接触する先端５３を合んで
いる。更に。

基板４７は基板４Ｂの先端５２から電気信号を受けるた
めの電極パッド５１？：含んでいる。基板４８は更に、
パッケージのピンへ接続するためのワイヤボンディング
用のいくつかの電極パッド５４馨含んでいる。この構成
において、ＩＩＮ、刃用装置は、熱Ｙ外へ逃がすために
外周上に配置される。

半導体基板の側面乞とりかこむようにヒートシンク桐科
乞用いることによって半導体基板からの熱を除去するこ
とができる。方向依存性エッチによって形成された基板
先端部を用いることは、それが基板間のワイヤボンディ
ングやビン接触を不要・とすることと、単一の半導体チ
ップ寸法を増大させることなべ、半導体回路同志のより
高密度なパツキン？Ｗ可能とすることのために有利であ
・る。

第８図は、第７図中の基板間の接着を示す。第８図にお
いて、基板５９は平坦領域５６を有するメサの形に成彩
された先端部５５Ｙ含んでおり。

平坦領域には、はんだのような導電性接着剤が含まれて
いる。基板５９は昇温状態におい℃基＆５Ｂと接触する
ように設定され、それによって被覆５６を有するメサ５
５が、基板５８の表面上の金属ポンディングパッドであ
るポンディングパッド５７へ接着される。ポンディング
パッド５７は被覆５６を受けとり、メサ領域５５とポン
ディングパッド５７との間に固定された接着が形成さ・
れる。

上述の方法によってこのように接着を形成することによ
って、基板５８と５９のどちらの側の集積回路素子であ
っても集中的に相互接続されることができる。

このように、いくつかの集積回路を組合せる場合、冷却
か問題となる。すなわち１回路密度カー大きくなると基
板からの熱を除去イ゛ることσ）必要性が増大する。こ
の問題に対する１つ０）可能な解決法は、第９図に示し
た構造に半導体基板２組合せることである。基板６０に
は方向依存性エッチを用いて冷却のためのチャネル６３
が作られる。基板６０の上面上にカバー板６４か政カｓ
ｉｔ、６３等のチャネルを通して冷媒が循環される。こ
Ｃ）装置は発明の背景の項で論議しｔこ１文［ＶＬＳＩ
用σ、）高性能ヒートシンク法］の中に述ぺら−１１，
ｃｌ、・る。集積回路を含む半導体基板６０＆１更ｔこ
、刃Ｉ」σン半導体基板６１上の付加的集積回路と、基
板６００）下面上のポンディングパッド（図示されて（
・な（・）と先端部６２を接触させることによって相互
接続されている。このように、方向依存性エツチング法
は２つの異なる基板上で２つの異なる方法で用（・もれ
ている。即ち、１つの基板上では冷却構造乞つくるため
に、第２の基板上では相互接続用ｅ）先端部をつくるた
めに、用いられている。

これらの方法の１つの応用が第１０図及び第１１図に示
されている。第１０図には代表的な半導体メモリ構造が
示されている。この図には４に×１ビットランダムアク
セスメモリチップのパッケージが８個相互接続されたも
のが示されている。

アドレスラインＡＯからＡ１１はチップＵ２０からＵ２
７までに共通であることケ注意しておく。

更に各チップは第１８ピンの５ボルト電源入力と第９ピ
ンの７．−スラインとを含んでいる。この電源とアース
の相互接続はチップＵ２Ｕにのみ示されているが、チッ
プＵ２１からＵ２７までにも共通である。更に、チップ
Ｕ２０ないしＵ２７は第８ピンの書込み入力、第１１ピ
ンのデータイン人力と第７ピンのデータアウト入力とｔ
必要とする。チップ選択信号は第１０ピンの入力であり
、Ｕ３ＯからＵ２７の８個のすべてのチップに共通であ
ろっＡ４ｄと名づけられたこの信号ラインはこの８チツ
プのバンクを選択し、ｐ−アウトライン上へ８ビツトの
パラレル出力を発するか、あるいはＤ−インライン上へ
８ビツトのメモリ書込み信号を供給する。実際のメモリ
チップは第１１図に示されたように配置されるであろう
。それはアドレスラインＡＯからＡ１１までが５ボルト
供給及びアース１ ラインそれとチップ選択ラインＡｄｄと共にすべて　　
　　ぐ：のメモリ基板あるいはチップに共通であるから
である。しかしデータイン及びデータアウトラインはチ
ップの各々に個別的であり、従って８個の別別のデータ
イン及び８個の別々のデータアウトラインを設ける必要
かある。このことは、これまでに述べた方法馨用いて、
基板の上面あるいは基板σ）下面へ８本のラインをつな
ぐことによって行われる。第１１図においては、データ
アウトラインか最上半導体基板の表面の最上部へつなが
れ、データインラインが最下半導体基板の後面へりなが
　　　　：れている。実際の接続はそれら露出した表面
上のポンディングパッド上へワイヤボンディングによつ
１行なわれる。個りのメモリチップあるいは基板への個
々のラインの接続は、最上表面下に位置する基板上の特
定の集積回路へ最上表面上のポンディングパッドからの
電気的連続性を与えるための半導体基板貫通金属化法と
、°メサ対ポンディングパッド法を用いて行われる。こ
のようにして。

４Ｋｘ８ビツトパラレルメモリとして機能する単一の半
導体構造が得られる。

【図面の簡単な説明】

第１図は、半導体基板表面上に先端ｍを形成された半導
体基板の断面図である。　　　　　　　　′第２ａ図は
、半導体基板中のブリッジ構造上に形成された半一導体
基板先端部の最上部平面１図である。 第２ｂ図は、半導体基板先端部用のブリッジ構造な示す
第２ａ図の断面領域ＡＡ１ｇである。 第６図は、基板中の導電性孔を示す、半導体基板の断面
図である。 第４ａ図は、酸化物層を有する半導体基板の断面図であ
る。 第４ｂ図は、パターン化された酸°化物層を有する半導
体基板の断面図である。 図である。 第４ｄ図は、半導体基板表面上に層を形成した半導体基
板の断面図である。 第４ｅ図は、半導体基板表面上にパターン化された層を
有する半導体基板の″断面図である。 第４ｆ図は、半導体基板中に札を形成した半導体基板の
断面図である。 第４ｇ図は、孔のまわり及び基板表面のまわりに層の堆
積を行った半導体基板の断面図である。 第４ｈ図は、孔を通し、及び半導体基板の表面上に２１
１の堆積を行った半導体基板の断面を示す。 第４１図は、半導体基板上の２層上に部分的に形成した
１層χ示す１．半導体基板の断面図である。 第４ｊ図は、半導体基板表面上の層のパターン化を示す
、半導体基板の断−面図である。 第４に図は、半導体基板表面上へのフォトレジストの選
択的形成を示す、半導体基板の断面図で　　、　　′あ
る。 第４１図は、半導体表面上の層のパターン化を第４ｍ図
は、半導体基板表面上の選択的にパターン化された層上
への噛形成乞示す、半導体表面の断面図である。 第４ｎ図は、半導体基板上への金属層の形成を示す、半
導体基板の断面図である。 第４０図は、半導体基板中への孔とメサの形成を示す、
半導体基板の上部平面図である。 第５図は、第２の半導体基板のポンディングパッドと接
触するように形成されたメサ２有する第１の半導体基板
を示す。 第６図は、半導体基板の表面上に含まれる電気回路の誘
電体分離ン示す、半導体基板の断面図である。 第７図は、４個の半導体基板の相互接続を示す。 非対称図である。 第８図は、２個の基板の接着を示す、２個の半導体基板
の断面図である。 第９図は、２個の基板間の接着と、最上半導体基板用の
冷却構造を示す、２個の半導体基板の非対称図である。 第１０図は、いくつかの半導体メモリチップの相互接続
を示すブロック図である。 第１１図は、三次元的集積回路メ′モリ装置の構造的配
置を示す、非対称図である。 （参照番号） １・・・メサ、２・・・被覆、３・・・半導体基板、４
・・・除去領域、５・・・金属化層、６・・・ブリッジ
、７・・・酸化物層、８・・・開口部、９・・・メサ、
１０・・・酸化物マスク。 １１・・・窒化シリコン層、１２・・・側面、１３・・
・側面。 １４・・・開口部、１５・・・孔、１６・・・酸化物層
、１７・・・ドープされた多結晶シリコン層、１９・・
・除去領域、２０・・・エッチ領域、２１・・・フオ］
・レジスト層。 ２２・・・金属層、２４・・・メサ領域、３０・・・マ
ルチプローブ、３１・・・被試験装置、３２・・・プロ
ーブ。 ３３・・・先端部、３５・・・二酸化シリコン層、３６
・・・金属化層、３７・・・コレクタ、３Ｂ・・・エミ
ッタ。 ４０・・・ベース、４１・・・半導体基板、４２・・・
Ｐ領域。 ４５．４６．４７，４Ｂ・・・半導体基板、４９・・・
接触端、５０・・・先端部、５１・・・・・・電極パッ
ド、５２・・・先端部、５４・・・電極パッド、５５・
・・先端部。 ５６・・・平坦部、５７・・・ポンディングパッド、５
８゜５９．６０．６１・・・基板、６２・・・先端部、
６３・・・チャネル、６４・・・カバー板、７５・・・
補助支持材代理人　浅　村　　　皓 図面の浄書（内容に変更なし） Ｆｉｇ、／ Ｆｉｇ、４゜ へ５ ｈν６ ｆｊｆ１９ へｌθ 〜／／ 手続補正書（自発） 昭和５８年　６月♂Ｏ日 特許庁長官殿 １、事件の表示 昭Ｔ９５８　　年特許願第９７０２８　　　号２、発明
の名称 半導体回路装置 ３、補１１−′をする者 事１′１との関係　特ｇ′１出願人 住　　所 氏　名　　　　テキサス　イーンスッルメンツ（名称）
　　　　　インコーホレイテッド４、代理人 ５、補ｉ［二命令のＥ１句 昭和　　６１　　月　　［１ １，・ ８、補正の内容　　別紙のとおり 手続補正書（方式） ％式％ １、事件の表示 昭和　５８年特許願第　９ノ０２８　　　　号３、補正
をする者 事件との関係　特ｆ１出願人 ４、代理人 ５、補正命令の日付 昭和５８年　８月３０日 図面の浄書　（内容に変更なし） 、ど−）、

Claims (1)

1. 【特許請求の範囲】 （１）　　グローブであって。 半導体基板であって、被試験装置の電極パッドと相対的
   に選ばれた位置にある・電極パッドを有し。 上記選択的に位置ぎめされた電極パッドが上記基板上の
   信号インタフェース端子へ接続された立ち上がった導電
   −柱表面を有しているような半導体基板。 乞含むグローブ。− （２、特許請求の範囲第１項のグローブであって。 上記持上がった導電性表面が金属で形成されているグロ
   ーブ。 （３）＠許請求の範囲第１項のグローブであって。 上記持上がった導電性表面がドープされたシリコンで作
   られているグローブ。 （４）　　特許請求の範囲第１項のグローブであって。 上記持上がった導電性表面が半導体基板から電気的に分
   離されているプローブ。 （５）特許請求の範囲第４項のプローブであって。 上記持上がった導電性表面が上記基板中の可撓性の材料
   に隣接して位置しており、上記持上がった導電性表面が
   上記持上がった導電性表面をとっかこむ領域へ導電的に
   接続されており、それによって上記プローブが被試験装
   置上に位置した時に上記持上がった導電性表面の垂直方
   向の移動が可能であるプローブ。 （６）特許請求の範囲第１項のグローブであって。 上記半導体基板が被試験装置上に位置した時に。 上記基板が、該基板を支持する材料上にとりつけられる
   ようになった。グローブ。 （７）％許請求の範囲第１項のプｈ−ゾであって。 上記持上がった導電性表面が上記半導体基板上に作製さ
   れた電子回路へ導電的に接続されており。 上記電子回路が、上記基板上の上記信号インタフェース
   端子へ導電的に接続されているグローブ。 （８）　　特許請求の範囲第１項のプローブであって。 上記半導体基板が、半導体基板の片側から半導体基板の
   反対側へ信号を導通させるための導電手段を含んでいる
   グローブ。 （９）特許請求の範囲第８項のグローブであって。 上記半導体基板の上記反対側が、上記半導体基板上に作
   製された電子回路であって、上記選択的に位置ぎめされ
   た持上がった電極へ導電的に接続され、更に上記信号イ
   ンタフェース端子へ導電的に接続されている電子回路を
   含むプローブ。 ｕｏｌ　　ｔ￥ｉ許請求の範囲第１項のプローブであっ
   て。 更に、上記持上がった導電性表面が上記被試験装置に接
   触するように、上記半導体基板を振動させるための機械
   的手段を含むグローブ。 Ｕυ　特許請求の範囲第１０項のプローブであって。 上記機械的手段が、圧電装置を含んでいるプローブ。 （１２１複数個の電極パッドを含む装置を試験するため
   のマルチプローブ・テスタであって。 マルチグローブ半導体基板を被試験上記装置上に位置ぎ
   めするための手段であって、上記マルチプローブ半導体
   基板が持上がった導電性表面な有する選択的に位置ぎめ
   された電極パッドを含んでいるような０位置ぎめ手段。 上記マルチグローブ半導体基板へ試験信号を供給するた
   めの手段。 上記半導体基板からの試験信号を受信するための手段。 を含むマルチプローブ・テスタ。 （１３１特許請求の範囲第１２項のマルチプローブ・テ
   スタであって、更に上記マルチプローブ半導体基板から
   受イ８した試験信号を評価するための手段を含むマルチ
   プローブ・テスタ。 ｕ４１　　％許請求の範囲第１６項のマルチプローブ・
   テスタであって、更に、試験信号の評価の結果を表示す
   るための手段な會むマルチプローブ・テスタ。 （１９特許請求の範囲第１２項のマルチプローブ・テス
   タであって、更に、上記マルチプローブ半導体基板用の
   試験信号を発生するための試験プログラムを使用者が作
   成できるためのプログラム手段を含むマルチプローブ・
   テスタ。 １６１　　特許請求の範囲第１項の半導体回路装置であ
   って、上記持上がった導電性表面が、上記持上がった部
   分上に導電性被罹を含んでいるような、半導体回路装置
   。 ａη　特許請求の範囲第１６項の半導体回路装置であっ
   て、上記被覆が炭化シリコンを含んでいる半導体回路装
   置。 賭　特許請求の範囲第１６項の半導体回路装置であって
   、上記被覆がタングステンを含んでいる半導体回路装置
   。 Ｑ９１　　半導体回路装置であって。 複数個の半導体基板であって、第２の基板の表面に接触
   する第１の基板の持上がった部分によって相互接続され
   ており、複数個の中に少くとも１個の電気回路素子を含
   んでいる複数個の半導体基板。 を含む半導体回路装置。 ＣＩ！（ト）特許請求の範囲第１９項の半導体回路装置
   であって、第１の半導体基板の上記持上がった部分がそ
   の基板と第２の基板との間に電気伝導を与えている半導
   体回路装置。 ＣＤ　　特許請求の範囲第１９項の半導体回路装置であ
   って、上記持上がった部分が、上記持上がった部分上に
   強固な導電性被覆を含んでいる半導体回路装置。 （ハ）特許請求の範囲第１９項の半導体回路装置であっ
   て、上記持上がった部分が第１の半導体基板のウェブ構
   造上に位置し、それによって、第２の基板との接触時に
   、第１の半導体基板との相対関係において持上がった部
   分の垂直方向の位置決めを可能−としている半導体回路
   装置。 （ハ）特許請求の範囲第２１項の半導体回路装置であっ
   て、上記持上がった部分が第１の半導体基板表面の上部
   に持上がって基板表面と平行な導電性平坦表面を含んで
   おり、上記持上がった部分が第１の半導体基板の導電性
   部分へ電気的に接着されている半導体回路装置。 Ｃ２４１半導体回路装置を製作する方法であって。 、（ａ）　　第１の半導体基板上に、方向依存性エッチ
   を適用して少くとも１個の持上がった部分ヲ杉成するこ
   と。 （ｂｌ　　上記持上がった部分に導電性被覆を設けるこ
   と。 （ｃｌ　　第１の半導体基板上に形成された持上がった
   部分に相対的に選択位置決めされた第２の半導体基板上
   に導電性ポンディングパッドを形成すること。 （ｄｉ　　上記第１の基板上の上記持上がった部分と上
   記第２の基板上の上記導電性パッドとの間に導電性接着
   を形成することによって、上記第１の基板と上記第２の
   基板との間に接触を形成すること。 を含む上記製作方法。 （２つ　　特許請求の範囲第２０項の半導体回路装置で
   あって、上記第２の基板が上記持上がった部分を受けと
   るためのへこみ領域を営む半導体回路装置。 （４）特許請求の範囲第２０項の半導体回路装置であっ
   て、上記第２の基板が孔を含み、その孔には。 その基板の２つの面の間の導電的連続性を与えるための
   導電性材料を含んでおり、その孔は第１の基板の上記持
   上がった部分を受けとるために位置している半導体回路
   装置。 ＋２７１　　半導体回路装置を製作する方法であって。 （ａｌ　　方向依存性エッチを適用して、第１の半導体
   基板中へ少くとも１個の孔を形成すること。 ｔｂｌ　　上記第１の半導体基板の片側から上記孔を通
   して上記第１の半導体基板の反対側へ導電性被覆を設け
   ること。 ｌｃｌ　　方向依存性エッチを適用することによって上
   記第１の半導体基板上に少くとも１個の持上がった゛部
   分を形成すること。 （ｄｉ゛　　上記持上がった部分へ導電性被覆を設ける
   こと。 （ｅｌ　　上記第１の半導体基板上に形成された持上が
   った部分と相対的に選択位置決めされた第２の半導体基
   板上に導電性ポンディングパッドを形成すること。 ｌｆｌ　　上記第１の基板上の上記持上がった部分と上
   記第２の基板上の上記導電性パッドとの間に導電性接着
   を形成することによって、上記第１の基板と上記第２の
   基板との間に接触を形成すること。 を含む上記製作方法。 （瀾　半導体回路装置であって。 半導体基板であって、第１の表面にあって上記第１の表
   面上に位置し、また上記半導体基板の第２の表面へ延び
   ている導電性材料へ接続されているような電気回路要素
   を備えた半導体基板。 を含む半導体回路装置。 Ｃ（ト）特許請求の範囲第２８項の半導体回路装置であ
   って、上記導電性材料が金属である半導体回路装置。 （３０１特許請求の範囲第２８項の半導体回路装置であ
   って、上記導電性被覆の材料がドープされた多結晶シリ
   コンである半導体回路装置。 ０υ　半導体基板を製作する方法であって。 ｆａｔ　　半導体基板の表面上に、少くとも第１の電気
   回路要素を形成すること。 ［ｂｌ　　方向依存性エッチを適用することによって。 上記半導体基板中に孔を形成すること。 （ｃｌ　　上記孔中に導電性材料を堆積すること。 （ｄｌ　　上記第１の半導体基板上の上記孔と、上記第
   １の電気回路素子との間に導電性材料を堆積させること
   。 を含む上記製作方法。