JPS5928285A - キヤツシユバツフア制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャッジ−バッファ制御装置に関する。

特に１主記憶装置（以下メインメモリと称する）を共有
する複数データ処理装置を備えこれらデータ処理装置の
少なくとも１台が前記メインメモリの複数データブロッ
クの写しを１番地あたり少なくとも１カラムにわたって
保持するキャッシュバッファとキャッシュバッファ制御
装置とを備えたデータ処理システムにおけるキャッシュ
バッファ制御装置に関する。

データ処理装置とメインメモリとの動作スピードギャッ
プを埋めるため、周知のように、両者の間に高速・小容
量のメモリで構成されるキャッシュバッファを設ける方
策がよく採用される。メインメモリを定まった容量のブ
ロックに分割し、このブロックのうちの複数個のブロッ
クのデータをキャッシュバッファに保持し、メインメモ
リのどのデータブロックがキャッシュバッファに保持さ
れているかを示すブロックアドレス情報をキャッシュバ
ッファの番地とカラムとで定まる位置に対応したタグメ
モリの位置に書き込んでおく。

当該キャッシュバッファを使用するデータ処理装置（以
下当該データ処理装置と称する）はキャッシュバッファ
をアクセスする場合に、まずタグメモリをアクセスして
アクセスアドレスを含むデータブロックがキャッシュバ
ッファに保持されているか否かを調べる。もし保持して
いないこと（ミスヒツト）がわかると、尚該データ処理
装置はメインメモリからデータを読み出し、このデータ
を含むデータブロックを予め定められた手順によりキャ
ッシュバッファの指定される位置に書き込むとともに、
新しくロードされたデータブロックに対するブロックア
ドレス情報をキャッシュバッファの書替え位置に対応し
たタグメモリの位置に誓き込む必要がある。ミスヒツト
の確率は通常ハ数パーセントのオーダーになるように設
計されるＯ 一方、キャッシュバッファ付中央処理装置の他に入出力
制御装置を備えたデータ処理システムや、キャッジ、バ
ッファ付プロセッサを少なくとも１台は含むマルチプロ
セッサシステムのように、複数のデータ処理がメインメ
モリを共有するデータ処理システムにおいては、上述の
タグメモリ更新に他のデータ処理装置（当該データ処理
装置以外のデータ処理装置）のメモリアクセス動作を反
映させる必要がある。すなわち、他のデータ処理装５− 置がメインメモリをストアアクセスした場合、当該キャ
ッシュバッファに対するタグメモリの内容は、事実に反
するものになるため、タグメモリの当該位置に保持され
ているブロックアドレス情報を無効化することが必要に
なってくる。

この無効化要求はメインメモリを共有するデータ処理装
置が多くなるほど頻発し、当該データ処理装置からのア
クセス要求と競合する確率が高くなってくる。

従来のこの種のキャッシュバッファ制御装置は、キャッ
ジＪＬ　バッファが保持するデータブロックに対するブ
ロックアドレス情報ヲキャッシュバッファの番地とカラ
ムとで定まる位置に対応した位置に保持するタグメモリ
と、前記キャッジ−バッファがミスヒツトしたときにメ
インメモリから新しいデータブロックをロードすべきキ
ャッシュバッファのカラムを予め定められた手順によ）
指定する置換カラム指定回路と、他のデータ処理装置か
らのメインメモリへのストアアクセス実行に伴いキャッ
シュバタファＰ効化するための要求があっ６− たと色にこの要求の対象となるデータブロックに対する
有効なブロックアドレス情報がタグメモリに保持されて
いるとこのタグメモリの保持位置に関する位置情報とこ
れの有意性表示フラグと少なくともルベルにわた）、た
とえば先入東先出し法（ＦＩＦＯ）の手順にしたがい格
納するアドレス指定可能なスタック回路と、データブロ
ックロード（以下ロードと略称する）に伴うタグメモリ
の更新を行ないまたスタック回路のいずれかのレベルに
有意性表示フラグのある位置情報が格納されていると前
記ＦＩＦＯの手順によシこの位置情報に対応するタグメ
モリのブロックアドレス情報を無効化するタグメモリ制
御回路とを備えている。

このような従来構成においては、スタック回路に位置情
報が有意に格納されていればタグメモリの当該位置は必
ず無効化されてしまうため、ξスヒットが発生してスタ
ック回路に位置情報が格納されているタグメモリの位置
に対応するキャッシェバッファの位置へのロードとタグ
メモリの更新とが行なわれても、その後でタグメモリの
当該位置が無効化されることになり、上記ロードされた
データブロックはキャッシュバッファに保持されていな
いと見做されてしまいヒツト率が低下するという第１の
欠点がある。

また、上記ロード後のタグメモリ当該位置の無効化は不
必要な動作であシ、このような不必要な無効化要求のた
めタグメモリの使用効率が低下するという第２の欠点が
ある。

本発明の目的はヒツト率とタグメモリ使用効率とを向上
させるキャッシュバッファ制御装置を提供することにあ
る。

本発明の装置はメインメモリを共有する複数データ処理
装置を備えこれらデータ処理装置の少なくとも１台が前
記メインメモリの複数データブロックの写しを１番地あ
たり少なくとも１カラムにわたって保持するキャッシュ
バッファとキャッシュバッファ制御装置とを備えたデー
タ処理システムにおける前記キャッシュバッファ制御装
置において、前記キャッジ−バッファが保持するデータ
ブロックに対するブロックアドレス情報と前記キャッシ
ュバッファの番地とカラムとで定まる位置に対志した位
置に保持するタグメモリと、 前記キャッシュバッファが建スヒットしたときに前記メ
インメモリから新しいデータブロックをロードすべき前
記キャッシュバッファのカラムを予め定められた手１願
により指定する置換カラム指定回路と、 他の前記データ処理装置からの前記メインメモ該要求の
対象となるデータブロックに対する有効なブロックアド
レス情報が前記タグメモリに保持されていると該タグメ
モリの保持位置に関する位置情報とこれの有意性表示フ
ラグとを少なくともルベルにわたシ格納するアドレス指
定可能なスタック回路と、 該スタック回路のうちの別途通知されるレベルに格納さ
れている的記有意性表示フラグを解消するクリア回路と
、 紡記キャッジ瓢バッファがξスヒットしたとき９− に該キャッシ二バッファへのアクセスアドレスおよび前
記置換カラム指定回路が指定するカラムを前記スタック
回路に前記有意性フラグとともに格納されているすべて
の前記位置情報と比較し一致すると当該レベルに格納さ
れている前記有意性表示フラグを解消させるべく該レベ
ルの情報を前記クリア回路に通知する比較回路と、 前記ロードに伴う前記タグメモリの更新を行ないまた前
記スタック回路のいずれかのレベルに前記有意性表示フ
ラグがあると予め定められた手順によシ該有意性表示フ
ラグのある前記位置情報に対応する前記タグメモリのブ
ロックアドレス情報を無効化しかつ該無効化起因となっ
た前記有意性表示フラグを解消させるべく当該レベル情
報を前記クリア回路に通知するタグメモリ制御回路とを
設けたことを特徴とする。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例をキャッシュメモリ９とメイ
ンメモリ１０とともに示すブロック図で一１〇− ある。

メインメモリ１０は各々が１６ケの番地を有する４、０
９６Ｋ　（Ｋ＝１，０２４　）りのブロックに分割され
ておシ、この４，０９６にケのブロック（データブロッ
ク）のうちの２５６ケがキャッシュバッファ９に保持さ
れている。キャッシュバッファ９は各々が４ケのカラム
からなる６４ケの番地を有し、番地とカラムとで定まる
２５６ケの各位置に上記データブロック１ケの写しを保
持するようになっている。

本実施例は切替回路ｌと、タグメモリ２と、第１比較回
路３と、置換カラム指定回路４と、スタック回路５と、
クリア回路６と、第２比較回路７と、タグメモリ制御回
路８とから構成されている。

切替回路ｌは当該データ処理装置からのアクセスアドレ
スＡと他のデータ処理装置からの無効化要求アドレスＢ
と内部発生する無効化アドレスＣとを切り替えて、これ
ら３つのアドレスのうちから１つのみを選出し、そのう
ちのブロックアドレスを第１ブロツクアドレスＤおよび
第２ブロツクアドレスＥとに分割して出力する。第１ブ
ロツクアドレスＤと第２ブロツクアドレスＥはそれぞれ
１６ビツトと６ビツト構成であり、計２２ビットにより
前記４．０９６　Ｋケのデータブロックのうちの１つを
指定する。第２ブロツクアドレスＥは以下に述べるタグ
メモリ２および置換カラム指定回路４と、キャッシュバ
ッファ９とに対するアクセスアドレスとなる。

タグメモリ２はキャッシュバッファ９が保持スる２５６
ケのデータブロックに対する第１ブロツクアドレスＤと
これの有効性を表示する１ビツトとを、当該第２ブロツ
クアドレスＥによシ指定される６４ケの各番地に４組ず
つ保持する。

第１比較回路３は切替回路ｌが出力する第１ブロツクア
ドレスＤを、これとの組になっている第２ブロツクアド
レスＥによυ指定され読み出される有効表示のあるタグ
メモリ２の保持内容（第１ブロツクアドレス）のすべて
と比較する。比較の結果によシタグメモリ２のいずれか
の保持内容と一致すればヒツト信号Ｆｌおよびヒツトカ
ラム情報Ｆ２を、またタグメモリ２のいずれの保持内容
とも一致しなければミスヒツト信号Ｇをそれぞれ出力す
る。

置換カラム指定回路４は当該データ処理装置からのアク
セス要求Ｈと読出しコマンドＵとがありかつ第１比較回
路３がξスヒット信号Ｇを出力したときに、メインメモ
リｌＯから新しいデータブロックをロードすべきキャッ
シュバッファ９のカラムを指定するための置換カラム情
報Ｊを予め定められた手順によ多出力する。

スタック回路５は、他のデータ処理装置からのメインメ
モリ１０へのストアアクセス実行に伴いキャッシュバッ
ファ９Ｂ効化するための無効化要求Ｋが他データ処理装
置からあるときに、この無効化要求にの対象となるデー
タブロックに対する有効な第１ブロツクアドレスがタグ
メモリ２に保持されていると、第２ブロツクアドレスＥ
とヒツトカラム情報Ｆ２とこれらの有意性表示フラグＰ
とを前記保持位置に関する位置情報として格納する。

１３− 無効化要求にの対象となるデータブロックに対する第１
ブロツクアドレスＤのタグメモリ２における保持有無の
チェックは、切替回路ｌがこの場合に出力する無効化要
求アドレスＢのうちの第１ブロツクアドレスＤと、無効
化要求アドレスＢのうちの第２ブロツクアドレスＥβに
よシアクセスされ読み出されるタグメモリ２の有効性表
示のある保持内容とが、第１比較回路３において比較さ
れることによシ行なわれる。スタック回路５の格納スペ
ース（レベル）は４つでアル。

クリア回路６はスタック回路５の４つのレベルのうちの
別途通知されるレベルに格納されている上記　　　　　
−−有意性表示フラグケＰを解消するためのクリア信号
りを出力する。

第２比較回路７はキャッシュバッファ９がミスヒツトし
たときに、尚該第２ブロツクアドレスＥおよびこのとき
の置換カラム情報Ｊを、スタック回路５が格納する有意
性表示フラグＰ付のすべての無効化ブロック情報Ｍおよ
び無効化カラム情報Ｎとそれぞれ比較し、一致するレベ
ルがあると当１４− 該レベルを通知するために一致しベル情報Ｑをクリア回
路６に出力する。

タグメモリ制御回路８はミスヒツト時のロードに伴うタ
グメモリ２の更新、および他データ処理装置からの無効
化要求Ｋに対するタグメモリ２の無効化制御を行なう。

無効化輛はスタック回路５のいずれかのレベルに有意性
表示フラグＰがあシ、かつアクセス要求Ｈも無効化要求
にもないときに行なわれる。有意性表示フラグＰのおる
レベルのうちから予め定められた。・チ噴によシ、スタ
ック回路５のレベルをアクセスし、無効化アドレスＣと
無効化カラムＲとをタグメモリ２に出力してタック回路
５の無効化したレベルについては有意性表示フラグＰを
解消するために、解消レベル情＠Ｔをクリア回路６に出
力する。

第２図は第１図に示した切替回路１と、タグメモリ２と
、第１比較回路３と、置換カラム指定回路４の詳細回路
図を示す。

切換回路１は２つの切替器ｌｌおよび１２と、レジスタ
１３とから構成され、タグメモリ２は６４語×６８ビッ
ト／語のランダムアクセスメモリ２１で構成される。

ランダムアクセスメモリ２１の６４語のうちの１語の選
択は第２ブロツクアドレスＥまたは無効化アドレスＣに
よシ行なわれる。ｌ＠あたシの６４ビツトは１７ビツト
ずつの４カラムに分割され、さらに１カラムあたυの１
７ビツトは第１ブロツクアドレスＤを表現する１６ビツ
トと、この１６ビツトの有効性を表示する１ビツトのＶ
ビットＳとから構成される。

第１比較回路３は４つの比較器３１，３２．３３および
３４とゲート３５とから構成され、置換カラム指定回路
４は２ケのレジスタ４ｔ、４２（各ビット構成）と、６
４語×４ビット／語のランダムアクセスメモリ４３と、
１０ケのゲート４４〜４Ｄ。

と、書込みパルス発生器４Ｅと、フリップ７０ツブ４Ｆ
とから構成され、周知のラウントロピン方式のシフト機
能を有する。

第３図は第１図に示したスタック回路５と、クリア回路
６と、第２比較回路７とタグメモリ制御回路８の詳細回
路図を示す。

スタック回路５は、各々が６ビツト構成の４ケのレジス
タ５４，５５．５６および５７と、各々が各４ビツトの
４ケのレジスタ５８，５９，５Ａおよび５Ｂと、４ケの
フリップフロップ５ｃ、５Ｉ）、５Ｂおよび５Ｆと、ゲ
ート５１と、カウンタ５２と、デコーダ５３とから構成
されている。同じ横位置にある各１ケずつの６ビツトレ
ジスタと、４ビツトレジスタと、フリップフロップから
なる組、たとえばレジスタ５４と、レジスタ５８と、７
リツプフロツプ５Ｃとで１つのレベルを構成する。

クリア回路６はスタック回路５の４レベルそれぞれに対
応する４ケのグー）６１〜６４、第２比較回路７は８ケ
の比較器７１〜７８とタケのゲート７４〜７Ｅとでそれ
ぞれ構成されている。

タグメモリ制御回路８は４ケの切替器８１〜８４と、４
ビツトのレジスタ８５と、９ケのゲート８６〜８Ｅど、
書込みパルス発生器８Ｈと、デコーダ１７− ８Ｆと、カウンタ８Ｇとから構成されている。

なおすべてのレジスタはクロックに同期して作動するよ
うになっているが、図面の繁雑化を回避するため、クロ
ックの入力表示は省略した。

次に、本実施例の動作を動作モード別に説明する。

（１１読出しアクセス要求時 尚該データ処理装置から当キャッシュバッファ制御装置
に対する読出し要求があった場合である。

前述したような他データ処理装置の定義から明らかのよ
うに、キャッシュバッファ制御装置が他データ処理装置
からアクセスされることはおり得ない０ 切替回路ｌの切替器１１はアクセス要求Ｈに応答して、
アクセスアドレスＡのうちの第１ブロツクアドレスＤと
第２ブロツクアドレスＥとをレジスタ１３に出力する。

この場合には、アクセス要求Ｈがおるためタグメモリ制
御回路８から切替回路１に供給されるゲート８Ａの出力
■はｕＯ″′となり、切替器１２はレジスタ１３が保持
する第２ブ１８− ロックアドレスＥを出力する。この第２ブロツクアドレ
スＥによシ指定されるタグメモリ２の番地がアクセスさ
れ、４ケすべての保持内容のそれぞれをＶビットＳとと
もに第１比較回路３の比較器３１〜３４に出力する。比
較器３１〜３４においては、タグメモリ２からの保持内
容のうちの■ピッ）８が１”である保持内容を、レジス
タ１３からの第１ブロツクアドレスＤと比較してその一
致性有無を調べる。

（１，１）　　ヒツトした場合 比較器３１〜３４のいずれかにおいて上記−散性を検出
した場合であシ、ゲート３５（論理積回路）はヒツト信
号Ｆ１とヒツトカラム情報Ｆ２とを出力する。ヒツトカ
ラム情報Ｆ２は１ビツトのみが１１″で、残）３ビツト
は１０″′の４ビツトデータであるＯ アクセスアドレスＡにより指定されるキャッジ具バッフ
ァ９の番地から当該データ処理装置へ、図示を省略した
手段によシ、データが読み出される。

グー）４Ｃ（論理和回路）を経たヒツト信号Ｆｌはグー
）４Ｄ（論理積回路）においてアクセス要求Ｈおよび読
出しコマンドＵとの論理積をとシ、書込みパルス発生器
４Ｅを励起し、レジスタ４１に入力しているヒツトカラ
ム情報Ｆ２をゲート４４〜４７（否定論理積回路）によ
り、１ビツト右シフトシて、ランダムアクセスメモリ４
３に書き込む。このときのランダムアクセスメモリ４３
のストアアドレスは上述のタグメモリ２へのアクセスア
ドレスと同一の第２ブロツクアドレスＥである。

上述のゲート４４〜４７の右シフトは次のようにして行
なわれる。書込みパルス発生器４Ｅから書込ミパルスが
ランダムアクセスメモリ４３に入力する時点には、ラン
ダムアクセスメモリ４３は１０″を出力するように構成
され、かつレジスタ４２はヒツト信号Ｆ１によυ″′Ｏ
″′にクリアされる。このため、ゲート４８〜４Ｂ（論
理積回路）の全出力は”ｌ”にな如、レジスタ４１から
１ビツトだけ右シフトして接続されているゲート４４〜
４７にレジスタ４１の出力が入力され、ランダムアクセ
スメモリ４３に書き込まれる。書き込まれたランダムア
クセスメモリ４３の内容はアクセス要求Ｈと読出しコマ
ンドＵとが与えられかつミスヒツト信号Ｇが発生すると
レジスタ４２に出力され置換カラム情報Ｊとなる。

このシフト処理は次に述べるミスヒツト時にメインメモ
リｌＯからキャックユバッファ９に新しいデータブロッ
クをロードすべきカラムにヒツトカラムの右隣シのカラ
ムを指定するためのものでめ、スタック回路５のゲート
５１（論理積回路）は作動せず％またアクセス要求Ｈが
′１″かつミスヒツト信号ＧがｗＯ″ｊのためタグメモ
リ制御回路８のグー）　８　Ｂ　、（論理和回路）の出
力は１０”になシ、タグメモ１り制御回路８は機能しな
い。

（１，２）　　ミスヒツト−した場合 比較器３１〜３４のいずれにおいても一致性を検出しな
かった場合でＴｏシ、ゲート３５はミスヒツト信号Ｇを
出力する。

２１− 当該データ処理装置はアクセスアドレス人によシ指定さ
れるメインメモリ１０の番地から、図示を省略した手段
によりデータを読み出す。このブータラ含むデータブロ
ックの写しが、第２ブロツクアドレスＥによりアクセス
されランダムアクセスメモリ４３から読み出されてレジ
スタ４２にセットされる置換カラム情報Ｊと第２ブロツ
クアドレスＥとで定まるキャックユバッファ９の位置に
メインメモリｌＯからロードされる。

ξスヒット信号Ｇはフリップフロップ４Ｆにおいてｌク
ロックだけ遅延されて書込みパルス発生器４Ｄを作動さ
せ、タグメモリ２をアクセスしたのと同一の第２ブロツ
クアドレスによ如指定されるランダムアクセスメモリ４
３の番地に、レジスタ４２の保持内容（置換カラム情報
Ｊ）をゲート４８〜４Ｂとゲート４４〜４７とで１ビツ
トだけ右シフトし°Ｃ％書き込む。この右７フトは、レ
ジスタ４１がミスヒツト信号Ｇによｐ　＠　ｏ−ｔクリ
アされかつランダムアクセスメモリ４３は紡速のように
′　　書込みパルス発生器４Ｄから書込みパルスの入力
２２− を受けるときにＵＯＷが出力されることにより行なわれ
、置換すべきカラムを順送シするためのものである。

ミスヒツト信号Ｇと置換カラム情報Ｊとはそれぞれタグ
メモリ制御回路８のゲート８Ｅ（論理積回路）と切替器
８２とに供給される。グー）８Ｅの出力はゲート８Ｂ経
由で切替器８２の切替信号となって、置換カラム情報Ｊ
を切替器８２からレジスタ８５に入力させるとともに、
書込みパルス発生器８Ｈを励起し、レジスタ８５に入力
した置換カラム情報Ｊをゲート８６〜８９（論理積回路
）を経由でカラム指定Ｒとしてタグメモリ２に供給し、
第２ブロツクアドレスＥとこのカラム指定Ｒとによシ定
まるランダムアクセスメモリ２１の位置に第１ブロツク
アドレスＤを書き込む。

このとき、アクセス要求Ｈがあるため、ゲート８Ｄ（否
定論理和回路）、シたがってグー）８Ａ（論理積回路）
の出力ＶはｕＯ曽になシ、切替器８１ハ′ｌ″″をＶビ
ット８としてタグメモリ２に供給し、上述の力ジム指定
Ｒによシ指定されるカラムに”１″が書き込まれる。■
ビットＳがｕｌ”のときは当該カラムの保持内容（第１
ブロツクアドレスＤ）は有効であり、■ビットＳが１０
′のときＫは当該カラムの保持内容は無効であシ第１比
較回路３における比較の対象にな）得ないことを表わす
。

第２比較回路７における比較１６７１〜７４および比較
器７５〜７８は、それぞれ第２ブロツクアドレスＥとス
タック回路５のレジスタ５４〜５７の保持内容および置
換カラム情報Ｊとスタック回路５のレジスタ５８〜５Ｂ
の保持内容（対応レベルの７リツプフロツプ５八〜５Ｆ
の保持内容が１１１であること）を比較する。両比較の
結果によシ両方とも一致するレベルがあれば、ミスヒツ
ト信号ＧＫ応答して　　　　　　　　　　　　　　　ゲ
ート７Ａ〜７Ｄ（否定論理積回路）経由で一致しベル情
報Ｑを出力する。この一致レベル情報Ｑにより指定され
るレベルに対応するクリア回路６のグー）６１〜６４（
否定論理積回路）のうちのゲートは正”を出力し、フリ
ップフロップ５０〜５Ｆのうちの対応するレベルのフリ
ップフロップをリセットする。

（２）書込みアクセス要求時 当該データ処理装置から当Φヤックニバッファ制御装置
に対する書込み要求があった場合である。

紡速の（１）読出しアクセス要求時と同様にして第１ブ
ロツクアドレスＤの一致性有無が調べられる。

（２，１）　　ヒツトした場合 当該データ処理装置から、アクセスアドレスＡによシ指
定されるキャッシュバッファ９とメインメモリ１０の番
地に、図示を省略した手段によシ、データの書込みが行
なわれる。

この場合には読出しコマンドＵは０”であるため置換カ
ラム指定回路４は作動せず、また（　１．１　）ヒツト
した場合と同じ理由によυ、スタック回路５とタグメモ
リ制御回路８も作動しない。

（２，２）　　ミスヒツトした場合 当該データ処理から、アクセスアドレスＡにより指定さ
れるメインメモリｌＯの番地に、図示を省略した手段に
よｐ、データの書込みが行なわれるのみである。

（３）無効化要求時 ２５− 他データ処理装置がストアアクセスを実行した場合、す
なわち、メインメモリｌＯにデータを書き込んだ場合に
は、もし書込みが行なわれたデータブロックの書き替わ
る前のデータの写しがキャッシュメモリ９に保持されて
いればこれを無効化するために、他データ処理装置から
無効化要求Ｋが入力する。

この場合には切替器ｌｌは無効化要求Ｋに応答して無効
化要求アドレスＢをレジスタ１３に出力し、この無効化
要求アドレスＢのうちの第１ブロツクアドレスＤと、第
２ブロツクアドレスＥによシアクセスされて読み出され
るタグメモリ２の保持内容との間で、前述と同様に一致
性有無が調べられる。

（３，１）　　ヒツトした場合 スタック回路５のゲート５１が１１１′を出力してデコ
ーダ５３を励起してレジスタ５４〜５７、レジスタ５８
〜５Ｂおよびフリップフロップ５０〜５Ｆのうちのデコ
ーダ５３によ）指定されるレベルにあるそれぞれに、第
２ブロツクアドレスＥ％　ヒッ２６− トカラム情報Ｆ２およびゲート５１の出力を格納する。

同時に、ゲート５１の出力によ如カウンタ５２を歩進さ
せて、次の格納レベルをデコーダ５３に指示する。

この場合にはアクセス要求ＨはｕＯ″であるためグー）
４Ｄによシ置換カラム指定回路４への書込みは阻止され
、また前述と同様な理由によりタグメモリ制御回路８も
作動しない。

（３，２）　　ミスヒツトした場合 第２比較回路７とクリア回路６以外の回路は作動しない
。

（４）　　アクセス要求も無効化要求もない場合キャッ
シュ制御装置がスレーブとしては使用されない場合であ
る。

ゲート８Ｃ（論理和回路）においてフリップフロップ５
０〜５Ｆのいずれかがａｌｌｔｌを保持していることが
わかると、グー）８Ａの出力■は”１″′を出力し、こ
の出力■に応答して切替８１はｕＯ″をＶビット８とし
てタグメモリ２に供給する。

切替器８３と８４はカウンタ８Ｇの出力に応答して、そ
れぞれレジスタ５４〜５７とレジスタ５８〜５Ｂの保持
内容である無効化ブロックＭ情報Ｍと無効化カラム情報
Ｎのうちから同一レベルの保持内容を１つずつ選んでい
る。切替器８３の出力は無効化アドレスＣとなってタグ
メモリ２の切替器１２に供給されておシ、切替器１２は
ゲート８Ａの出力Ｖに応答してこの無効化アドレスＣを
タグメモリ２に出力する。

切替器８４の出力はゲート８Ｂの出力（この場合はグー
）８Ａの出力■に等しい）に応答して切替器８２から出
力し、レジスタ８５に入力する。

一方、グー）８Ｂの出力は書込みパルス発生器８Ｈを励
起してゲート８６〜８９に書込みパルスを出力させ、ゲ
ート８６〜８９においてレジスタ８５の保持内容と書込
みパルスとの論理積をとって、カラム指定Ｒをタグメモ
リ２に出力する。

このようにして、無効化アドレスＣとカラム指定比とに
より指定されるタグメモリ２の位置のＶビット５ＫｕＯ
″が書酋込まれ、同じ位置の保持内容を無効化する。

グー）８Ａの出力■は、またデコーダ８Ｆを励起してゲ
ート６１〜６４のうちの、デコーダ８Ｆが指定するレベ
ル（無効化を行なったレベルに等しい）のゲートから′
Ｉ′′を出力する。フリップフロップ５０〜５Ｆのうち
、このレベルと同じレベルにあるフリップフロップはｕ
Ｏ”にリセットされて、同レベルのレジスタが格納して
いる内容は無意味になったことを示す。つまシ、無効化
法の位置情報は無効化待ちからはずすのである。

ゲート８Ａの出力Ｖは同時にカウンタ８Ｇを歩進させて
、次の無効化対象レベルを設定しておく。

以上説明した第１図に示す実施例はタグメモリを１つだ
け有しているが、同じ内容を保持するタグメモリを２つ
有し、それぞれが当該データ処理装置からのアクセス要
求Ｈと他データ処理装置からの無効化要求Ｋに対する参
照処理を分担することによシ、両要求の競合を緩和して
処理性能を向上させるようにしたキャッシュバッファ制
御装置が知られている。

第４図はこのような構成のキャッＳ／＆バッファ２９− 制御装置に対して本発明を実施した第２の実施例をキャ
ックユパッファ９とメインメモリ１０とともに示すブロ
ック図である。

本実施例は第１切替回路１００と、第２切替回路１１０
と、第１タグメモリ２００と、第２タグメモ’）２１０
と、第１比較回路３００と、第３比較回路３１０　と、
置換カラム指定回路４００と、スタック回路５００と、
クリア回路６００と、第２比較回路７００と、タグメモ
リ制御回路８００とから構成されている。

第１切替回路１００は第２図に示した切替回路ｌのうち
切替器１２とレジスタγで構成され、第２切替回路１１
０は無効化要求アドレスＢと無効化アドレスＣとをゲー
ト８Ａの出力■に応答して切シ替えるように構成される
。第１タグメモリ２００と第２タグメモリ２１０は同じ
内容を保持し、それぞれ当該データ処理装置からのアク
セス要求と他データ処理装置からの無効化要求に対する
参照処理を担う。また、第１比較回路３００と第３比較
回路３１０はそれぞれ当該データ処理装３０− 置からのアクセス要求Ｈと他データ処理装置からの無効
化要求Ｋに対するヒツト−ミスヒツト判定とヒツトカラ
ムの摘出を行なうためのものでおる。

その他の回路は第１図に示した第１の実施例に対して第
２図と第３図に示した詳細回路図と同様である。

本発明によれば、以上のような構成の採用によシ、スタ
ック回路に格納されている無効化待ちのタグメモリ位置
情報とロードが行なわれるキャッシュバッファ位置情報
とを比較して一致していればスタック回路が格納してい
る肖該タグメモリ位置情報を無意味化しておくことが可
能になるため、メインメモリからロードしたキャラツユ
バッファの保持内容に対する無効化実行を回避できるよ
うになシキャッンーヒット率を向上させ、また無駄な無
効化要求を無視することになるのでタグメモリの使用効
率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図と第３図は該実施例
の詳細および第４図は本発明の他の実施例をそれぞれ示
す。 １・・・・・・切替回路、１０ｏ・・・重篤１切替回路
、１１０・・・・・・第２切替回路、２・・・・・・タ
グメモリ、３，３００・・・・・・第１比較回路、４．
４００・・・・・・置換カラム指定回路、５，５００・
・・・・・スタック回路、６，６００・・・・・・クリ
ア回路、７，７００・旧・・第２比較回路、８　、８０
０・・・・・・タグメモリ制御回路、９・・・・・・キ
ャラツユバッファ、１０・・・・・・主記憶装置（メイ
ンメモリ）、２００・・・・・・第１タグメモリ、２１
０・・・・・・第２タグメモリ、３１０・・・・・・第
３比較回路、１１，１２，８１，８２，８３゜８４・・
・・・・切替器、１３．４１　、４２．５４．５５．５
６．５７゜５８．５９，５Ａ、５Ｂ、８５・・・・・・
レジスタ、２１．４３・・・・・・ランダムアクセスメ
モリ（ＲＡＭ）、３１．３２゜３３．３４，７１，７２
，７３，７４，７５，７６．７７．７８・・・・・・比
較器、　　３５，４４，４５，４６，４７，４８，４９
．４Ａ。 ４Ｂ、４Ｃ，４Ｄ、５１，６１，６２，６３．６４．却
）７Ａ。 ７Ｂ、７Ｃ，７Ｄ、７Ｅ、８６．８７，８８，８９．８
Ａ。 ８Ｂ、８Ｃ，８Ｄ、８Ｅ・・・・・・ゲート、　４Ｅ　
、８Ｈ・・・・・・書込みパルス発生器、４Ｆ、５０．
５Ｄ、５Ｂ、５Ｆ・・・・・・フリップフロップ、５２
．８Ｇ・・・・・・カウンタ、５３．８Ｆ・・・・・・
デコーダ、Ａ・・・・・・アクセスアドレス、Ｂ・・・
・・・無効化要求アドレス、Ｃ・・・・・・無効化アド
レス、Ｄ・・・・・・第１ブロツクアドレス、Ｅ・・・
・・・第２ブロツクアドレス、Ｆｌ・・・・・・ヒツト
信号、Ｆ２・・・・・・ヒツトカラム情報、Ｇ・・・・
・貧スヒット信号、Ｈ・・・・・・アクセス要求、Ｊ・
・・・・・置換カラム情報、Ｋ・・・・・・無効化要求
、Ｌ・・・・・・クリア信号、Ｍ・・・・・・無効化ブ
ロック情報、Ｎ・・・・・・無効化カラム情報、Ｐ・・
・・・・有意性表示、Ｑ・・・・・・一致レベル情報、
Ｒ・・・・・・カラム指定、Ｓ・・・・・・Ｖビット、
Ｔ・・・・・・解消レベル情報、Ｕ・・・・・・読出し
コマンド、■・・・・・・ゲート８Ａの出力。 ３３− 策　１　図 第　′５　図 第４　図

Claims (1)

1. 【特許請求の範囲】 主記憶装置を共有する複数データ処理装置を備えこれら
   データ処理装置の少なくとも１台が前記主記憶装置の複
   数データブロックの写しを１番地あたり少なくとも１カ
   ラムにわたって保持するキャッシュバッファとキャッン
   ７ッファ制Ｎ　装置とを備えたデータ処理システムにお
   ける前記キャッシュバッファ制御装置において、 前記キャッシュバッファが保持するデータブロックに対
   するブロックアドレス情報を前記キャッシュバッファの
   番地とカラムとで定まる位置に対応した位置に保持する
   タグメそりと、 １６キヤツシーバツフアがミスヒツトしたときに前記主
   記憶装置から新しいデータブロックをロードすべき前記
   キャッシュバッファのカラムを予め定められた手順によ
   シ指定する置換カラム指定回路と、 他の前記データ処理装置からの前記主記憶装置要求の対
   象となるデータブロックに対する有効なブロックアドレ
   ス情報が前記タグメモリに保持されていると該タグメモ
   リの保持位置に関する位置情報とこれの有意性表示フラ
   グとを少なくともルベルにわたり格納するアドレス指定
   可能なスタック回路と、 該スタック回路のうちの別途通知されるレベルに格納さ
   れている前記有意性表示フラグを解消するクリア回路と
   、 前記キャッシュバッファがミスヒツトしたときに該キャ
   ッシュバッファへのアクセスアドレスおよび前記置換カ
   ラム指定回路が指定するカラムを前記スタック回路に前
   記有意性フラグとともに格納されているすべての前記位
   置情報と比較し一致すると当該レベルに格納されている
   前記有意性表示フラグを解消させるべく該レベルの情報
   を前記クリア回路に通知する比較回路と、 前記データブロックのロードに伴う前記タグメモリの更
   新を行ないまた前記スタック回路のいずれかのレベルに
   前記有意性表示フラグがあると予め定められた手順によ
   シ該有意性表示フラグのある前記位置情報に対応する前
   記タグメモリのブロックアドレス情報を無効化しかつ該
   無効化起因となった前記有意性表示フラグを解消させる
   べく当該レベル情報を前記クリア回路に通知するタグメ
   モリ制御回路 とを設けたことを特徴とするキャッシュバッファ制御装
   置。