JPS5930294A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5930294A JPS5930294A JP57138573A JP13857382A JPS5930294A JP S5930294 A JPS5930294 A JP S5930294A JP 57138573 A JP57138573 A JP 57138573A JP 13857382 A JP13857382 A JP 13857382A JP S5930294 A JPS5930294 A JP S5930294A
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- memory device
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Databases & Information Systems (AREA)
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置の低消費電力化に関するもので、特
に、大容１ｌの半導体記憶装置に使用されるものである
。
に、大容１ｌの半導体記憶装置に使用されるものである
。
〔発明の技術的背景とその問題点〕
従来の記憶装置の楢成図を第１図に示す。この図はロ一
方向とカラム方向にマトリクス状に配置されだメ王すセ
ル群の１つのロー、すなわち１つノワード線に接続され
ているメモリセルのミラ抽出したものである。ワード線
ＷＬは、このワード線の駆動回路ＷＬＤに接続されてお
・シ、このローが選択された場合は、ワード線は例えば
５■になり、選択されていない場合は０■である。選択
された場合は、メモリセルＭＣｏ−ＭＣｎに舒積されて
いた情報ｌ′ｉ．１ ピット線ＢＬ．〜，，１３Ｌｎに
出力される。出力０にＢＬ□ − ＢＬｎのどの情報を
送シ出すかということはカラム選択回路ＣＤＣによって
決定する。それぞれのビット，ｌ ＨＬｏ− ＨＬ，１
には、多数のメモリセルが接続されているが、その内の
１つのメモリ・セルノミがワード酸によって活性化され
ているので、ピット線上で多数のメモリ・セルの情報が
重なってしまう事はない。
方向とカラム方向にマトリクス状に配置されだメ王すセ
ル群の１つのロー、すなわち１つノワード線に接続され
ているメモリセルのミラ抽出したものである。ワード線
ＷＬは、このワード線の駆動回路ＷＬＤに接続されてお
・シ、このローが選択された場合は、ワード線は例えば
５■になり、選択されていない場合は０■である。選択
された場合は、メモリセルＭＣｏ−ＭＣｎに舒積されて
いた情報ｌ′ｉ．１ ピット線ＢＬ．〜，，１３Ｌｎに
出力される。出力０にＢＬ□ − ＢＬｎのどの情報を
送シ出すかということはカラム選択回路ＣＤＣによって
決定する。それぞれのビット，ｌ ＨＬｏ− ＨＬ，１
には、多数のメモリセルが接続されているが、その内の
１つのメモリ・セルノミがワード酸によって活性化され
ているので、ピット線上で多数のメモリ・セルの情報が
重なってしまう事はない。
第１図に示すようにメモリ・セル群をマトリクス状に配
置する事によシ、高密・度にメモリ・セルを集積するこ
とが１」能となったが、選択もれたワード線に接続され
たメモリセルＭＣｏ−へ｛ＣＮは１度にすべて活性化さ
れる。あるメモリ・セルが活性化し、そのメモリ・セル
に蓄存愛された情報をピット線に出力する際に必ず電力
を消費する。そのため、１つのワード線に接続された最
終的に利用されない情報ｋ ’ｒｌむメモリ・セルもす
べて活性化される従来の方式では、この部分で多大な電
力を消費していた。例とし゜Ｃ，柏補型ｂｔｏｓ淘成の
半導体集積回路メモリでは、この部分で、メモリチップ
内で消費する全ｆａ力の９０％以上を消費していた。
置する事によシ、高密・度にメモリ・セルを集積するこ
とが１」能となったが、選択もれたワード線に接続され
たメモリセルＭＣｏ−へ｛ＣＮは１度にすべて活性化さ
れる。あるメモリ・セルが活性化し、そのメモリ・セル
に蓄存愛された情報をピット線に出力する際に必ず電力
を消費する。そのため、１つのワード線に接続された最
終的に利用されない情報ｋ ’ｒｌむメモリ・セルもす
べて活性化される従来の方式では、この部分で多大な電
力を消費していた。例とし゜Ｃ，柏補型ｂｔｏｓ淘成の
半導体集積回路メモリでは、この部分で、メモリチップ
内で消費する全ｆａ力の９０％以上を消費していた。
消費電力の間；ｄは発１軌の問題となるため、従来の方
式は、高密度化及び低消費電力化に難があった。
式は、高密度化及び低消費電力化に難があった。
本発明は、従来問題であった消費電力を低減すべくなさ
れたもので、これにより高集積密度で．、又、消費１α
力を他の部分に適正に配分する事によシ、高速の半導体
記憶装置を提供することを目的とするものである。
れたもので、これにより高集積密度で．、又、消費１α
力を他の部分に適正に配分する事によシ、高速の半導体
記憶装置を提供することを目的とするものである。
本発明ｔよ、複数のメモリ・セル群に接続された複数個
の第１ワード線と、この複数個のｈ｛ｌワード線に接続
された第２ワード線と、この第２ワー菟 ド線とカラム選択系の信号によって前記第１ワード線を
活性制御する制御手段とを具備したことを特徴とする半
導体記憶装ｌｉｔである。
の第１ワード線と、この複数個のｈ｛ｌワード線に接続
された第２ワード線と、この第２ワー菟 ド線とカラム選択系の信号によって前記第１ワード線を
活性制御する制御手段とを具備したことを特徴とする半
導体記憶装ｌｉｔである。
以下、実施例に従って本発明を詳細に説明する。
本発明の基本的な構成例を第２図に示す。第１ワードＭ
１ ”ｖＶＬ□〜ＩＷＪ，Ｎにはそれぞれ比較的少数
個のメモリ・セノレＭＣｏ−ＭＣ１，ＭＣｊ−ＭＣｒＩ
がＪ妾に売されている。第２ワード砂はロー選択信号に
よって，駆動されるワード線駆動回路ＷＬＤによって、
活性化された場合は、例えば、５Ｖに、活性化きれなか
った場合は例えば０■に駆動される。第２ワード線には
ワード線中継目ｊｌ５ ＷＡがあった方が高速化できる
が、これはなくても良い。第２ワード線と第１ワード線
の接続部には、カラム選択系の信号ＣＳ。
１ ”ｖＶＬ□〜ＩＷＪ，Ｎにはそれぞれ比較的少数
個のメモリ・セノレＭＣｏ−ＭＣ１，ＭＣｊ−ＭＣｒＩ
がＪ妾に売されている。第２ワード砂はロー選択信号に
よって，駆動されるワード線駆動回路ＷＬＤによって、
活性化された場合は、例えば、５Ｖに、活性化きれなか
った場合は例えば０■に駆動される。第２ワード線には
ワード線中継目ｊｌ５ ＷＡがあった方が高速化できる
が、これはなくても良い。第２ワード線と第１ワード線
の接続部には、カラム選択系の信号ＣＳ。
〜ＣＳＮによって制御される制御手段、例えばトランス
フア●ゲー｝ ＴＲｏ− ＴＥＮが配置されている。
フア●ゲー｝ ＴＲｏ− ＴＥＮが配置されている。
このトランスファ・ゲート部分の具体例を第３図〜蕗９
図に示す。第３図〜第９図に示すように、トランスファ
ブートはｐチャネル、あるいはｎチャネルのＭＯ Ｓ
Ｆ Ｊ！ｉＴ Ｑｓｏ〜Ｑｌｓによって構成されている
。これらの図において、カラム選択信号ＣＤは、？ＩＥ
１ワード線ＩＷＩ、ｌに接続したメモリセルＭＣｋｏ
〜ＭＣｋＪ、又はＭｃｋ、〜ＭＣｋＭが選択された時ハ
イレベルになる信号で、ＣＩ）はＣＤとハイレベル、ロ
ーレベルが逆転した逆位相の電位を有する信号である。
図に示す。第３図〜第９図に示すように、トランスファ
ブートはｐチャネル、あるいはｎチャネルのＭＯ Ｓ
Ｆ Ｊ！ｉＴ Ｑｓｏ〜Ｑｌｓによって構成されている
。これらの図において、カラム選択信号ＣＤは、？ＩＥ
１ワード線ＩＷＩ、ｌに接続したメモリセルＭＣｋｏ
〜ＭＣｋＪ、又はＭｃｋ、〜ＭＣｋＭが選択された時ハ
イレベルになる信号で、ＣＩ）はＣＤとハイレベル、ロ
ーレベルが逆転した逆位相の電位を有する信号である。
信号φＩは、ワード線を非選択にするための信号で、第
１０図に代表的な信号波形を示す。
１０図に代表的な信号波形を示す。
次に、第３図に示す実施例に従い詳細に説明する。第３
図においてメモリ・セルＭＣｋｏ −ＭＣｋｉ ヲアク
セスしたい時、第２ワード線２ＷＬは、ワード線駆動回
路ＷＬＤによってハイレベルに上がる。又、カラム選択
系の信号ＣＩ）十φｌもハイレベルに上がる。ず゛ると
、トランスファゲート−を構成するｐｆヤネルトランジ
スタＱＩｏはオン状態になυ、第２ワード線の信号を第
１ワード線ＩＷＬ＋に伝達する。
図においてメモリ・セルＭＣｋｏ −ＭＣｋｉ ヲアク
セスしたい時、第２ワード線２ＷＬは、ワード線駆動回
路ＷＬＤによってハイレベルに上がる。又、カラム選択
系の信号ＣＩ）十φｌもハイレベルに上がる。ず゛ると
、トランスファゲート−を構成するｐｆヤネルトランジ
スタＱＩｏはオン状態になυ、第２ワード線の信号を第
１ワード線ＩＷＬ＋に伝達する。
その時、第１ワード線非選択用トランジスタＱ２０はオ
フであるため、直流路は形成されない。さて、第１ワー
ド線がハイレベルになると、メモリ・セルＭＣｋｏ、
ＭＣｋ、が活性化し、それぞれのメモリ・セルに接続さ
れているピット線（図示せず）に蓄積情報を出力する。
フであるため、直流路は形成されない。さて、第１ワー
ド線がハイレベルになると、メモリ・セルＭＣｋｏ、
ＭＣｋ、が活性化し、それぞれのメモリ・セルに接続さ
れているピット線（図示せず）に蓄積情報を出力する。
この実施例では、第１ワード線ＩＷＬｉがハイレベルに
なった時、メモリ・セルＭＣｋ、 −Ｍｃｋ２が活性化
されるが、その逆に、ローレベルで活性化されるメモリ
・セルの場合は、ｐチャネル、ｎチャネルを逆転すると
共に、信号波形のハイレベルとローレベルを逆転すれば
艮い。
なった時、メモリ・セルＭＣｋ、 −Ｍｃｋ２が活性化
されるが、その逆に、ローレベルで活性化されるメモリ
・セルの場合は、ｐチャネル、ｎチャネルを逆転すると
共に、信号波形のハイレベルとローレベルを逆転すれば
艮い。
又、本実施例では第１ワード線ＩＷＬｉを駆動するトラ
ンジスタＱＩＯ、Ｑ２０は、この第１ワード線の端につ
いているが、第１ワード線内の遅延が、第２ワード線の
遅延と同程度の時には、第６図〜第９図に示した様に、
第１ワード線の中央で駆動した方がワード線遅延が少な
いこともある。
ンジスタＱＩＯ、Ｑ２０は、この第１ワード線の端につ
いているが、第１ワード線内の遅延が、第２ワード線の
遅延と同程度の時には、第６図〜第９図に示した様に、
第１ワード線の中央で駆動した方がワード線遅延が少な
いこともある。
本発明においてたとえ、第２ワード、Ｖ１１２ＷＬカＪ
択されても、それにつながるすべてのメモリ・セルは活
性化されず、その第２ワード繍に接続されている多数の
第１ワード線の中１．少数の（好適は鴫−の）第１ワー
ド組が選択され、その第１ワード線に直接接続されてｂ
るメモリ・セルのみが活性化される点が重要である。
択されても、それにつながるすべてのメモリ・セルは活
性化されず、その第２ワード繍に接続されている多数の
第１ワード線の中１．少数の（好適は鴫−の）第１ワー
ド組が選択され、その第１ワード線に直接接続されてｂ
るメモリ・セルのみが活性化される点が重要である。
さて、メモリ・セルを非選択にするのは、トランジスタ
Ｑ２０である。このトランジスタのゲートはメモリーセ
ルが非選択に移行する時、ハイレベルになり、従って今
まで、ハイレベルにあった第１ワード線ＩＷＬｉをロー
レベルに落とし、メモリセルＭＣＩ（ｏ −ＭＣＩｃ１
の非活性化が実現される。
Ｑ２０である。このトランジスタのゲートはメモリーセ
ルが非選択に移行する時、ハイレベルになり、従って今
まで、ハイレベルにあった第１ワード線ＩＷＬｉをロー
レベルに落とし、メモリセルＭＣＩ（ｏ −ＭＣＩｃ１
の非活性化が実現される。
第４図に示す実施例も、動作は第３図に示す実施例と同
様である。第５図に示す実施ｒすでは、第２ワード線２
ＷＬが、トランスファ・グー）Ｑ１２のゲートに、カラ
ム選択信号ＣＤが、ソースに入っている。この方が、第
２ワード線から見える全靜電容員が少さくなり、従って
、第２ワード線の遅延が少なくなる。本実施例では、ｓ
ｌｏ図に示すように信号２ＷＬの逆位相の２ＷＬの信号
を使用する。第６図に示す実施例では、トランスファ・
グー）ＱＩａはｎチャネ／Ｉ／ＭＯ８ＦＥＴで構成され
ている。このトランジスタは、エンハンスメント形でも
、デダレッシ四ン形でも良いが、エンハンスメント形の
場合は、第１ワード線ＩＷＬＩが、第２ワード線２ＷＬ
よシもｈ句値電生、たけ低電位になってしまりことがな
いように信号ＣＤをプルアップ・レベルにすることもあ
る。このプルアップレベルは第１０図に点線で示した。
様である。第５図に示す実施ｒすでは、第２ワード線２
ＷＬが、トランスファ・グー）Ｑ１２のゲートに、カラ
ム選択信号ＣＤが、ソースに入っている。この方が、第
２ワード線から見える全靜電容員が少さくなり、従って
、第２ワード線の遅延が少なくなる。本実施例では、ｓ
ｌｏ図に示すように信号２ＷＬの逆位相の２ＷＬの信号
を使用する。第６図に示す実施例では、トランスファ・
グー）ＱＩａはｎチャネ／Ｉ／ＭＯ８ＦＥＴで構成され
ている。このトランジスタは、エンハンスメント形でも
、デダレッシ四ン形でも良いが、エンハンスメント形の
場合は、第１ワード線ＩＷＬＩが、第２ワード線２ＷＬ
よシもｈ句値電生、たけ低電位になってしまりことがな
いように信号ＣＤをプルアップ・レベルにすることもあ
る。このプルアップレベルは第１０図に点線で示した。
デプレッシ百ン形を使用した時は、他の第２ワード線に
選択が切シ替わった場合、第２ワード線２ＷＬがローレ
ベルになる為、第１ワード線の電荷は第２ワード線を通
じて、ローレベルに落ちるため、遅延を少なくすること
ができる。本実施例は、紀１ワード線の駆動回路がすべ
てｎチャネルＩ’ｖｉ０８ＦＥＴによって構成されてい
るため、側光ば、メモリセルがｎチャネルＭＯ８ＦＪ！
！Ｔ ノミニよって構成されている場合は、相補型ＭＯ
８ＱＴ独特のフェルを使用する必要がなく、面積を減少
できる。又、ラッチアップの問題も解決される。記７図
に示す実Ａｍ例では、第１ワード線非選択用回路が抵抗
素チル２４で構成されてい・るもので、抵抗素チル２４
が他の素子と積層形成できるため一層の面積低減化が可
能である。この抵抗累チル２４は、ＭＯ８ＦＢ’ｌ’を
使用して構成しても良いし、多結晶シリコン層で構成す
る事も可能でるる。トランスフアゲ−） Ｑ１０はｎチ
ャネルエンハンスメｌＦ型もしくはデグレクション型の
トランジスタである。
選択が切シ替わった場合、第２ワード線２ＷＬがローレ
ベルになる為、第１ワード線の電荷は第２ワード線を通
じて、ローレベルに落ちるため、遅延を少なくすること
ができる。本実施例は、紀１ワード線の駆動回路がすべ
てｎチャネルＩ’ｖｉ０８ＦＥＴによって構成されてい
るため、側光ば、メモリセルがｎチャネルＭＯ８ＦＪ！
！Ｔ ノミニよって構成されている場合は、相補型ＭＯ
８ＱＴ独特のフェルを使用する必要がなく、面積を減少
できる。又、ラッチアップの問題も解決される。記７図
に示す実Ａｍ例では、第１ワード線非選択用回路が抵抗
素チル２４で構成されてい・るもので、抵抗素チル２４
が他の素子と積層形成できるため一層の面積低減化が可
能である。この抵抗累チル２４は、ＭＯ８ＦＢ’ｌ’を
使用して構成しても良いし、多結晶シリコン層で構成す
る事も可能でるる。トランスフアゲ−） Ｑ１０はｎチ
ャネルエンハンスメｌＦ型もしくはデグレクション型の
トランジスタである。
トランスファゲートＱ１４がエンハンスメント型の場合
は、第６図に示した実施例と同様に第１ワード線ＩＷＬ
Ｉが、第２ワード線よりも閾値電圧だけ低電位にならな
いように、信号ＣＤをプルフップレベルにすることもあ
る。この例では、トランスファゲートがオン、第２ワー
ド線がハイレベルになった時、トランスフアゲ−） Ｑ
＋４ 、抵抗素チル２４を通じて直流パスが出来るが、
これは、全メモリ・チップ中１カ所であシ戒力的には全
く微少である。
は、第６図に示した実施例と同様に第１ワード線ＩＷＬ
Ｉが、第２ワード線よりも閾値電圧だけ低電位にならな
いように、信号ＣＤをプルフップレベルにすることもあ
る。この例では、トランスファゲートがオン、第２ワー
ド線がハイレベルになった時、トランスフアゲ−） Ｑ
＋４ 、抵抗素チル２４を通じて直流パスが出来るが、
これは、全メモリ・チップ中１カ所であシ戒力的には全
く微少である。
又、カラム切シ替え時の第１ワード線のディスチャージ
は、抵抗素チル２４を・通じて行なわれるが、これは、
従来からアクセス時間に比し、ディスチャージ期間がか
なυ長くとれるので、これを考慮する必要はなく、その
ため抵抗素子の値に９いては、ＪＪｌワード線のハイレ
ベルの値が、トランスフアゲ−） Ｑ１０と抵抗素チル
２４の抵抗比で決定する事を考慮して決定すればよい。
は、抵抗素チル２４を・通じて行なわれるが、これは、
従来からアクセス時間に比し、ディスチャージ期間がか
なυ長くとれるので、これを考慮する必要はなく、その
ため抵抗素子の値に９いては、ＪＪｌワード線のハイレ
ベルの値が、トランスフアゲ−） Ｑ１０と抵抗素チル
２４の抵抗比で決定する事を考慮して決定すればよい。
第８図に示す爽綿例では、ｍ１ワード線ＩＷＬＩのディ
スチャージは主としてトランスファゲートＱＣｓを通じ
て行なわれるが、このトランジスタＱＣｓの閾値電圧分
だけは、抵抗素チル２５によって行なわれる。第９図に
示す実施例ではトランスフアゲ−）Ｑ１６のコントロー
ルゲートが第２ワードｇ２ＷＬに、ソースがカラム選択
線ＣＤに接続きれた例で、ディスチャージは１部抵抗素
チル２７によって行なわれる。本実施例では、第１０図
に示す信号２ＷＬの信号を使用する。
スチャージは主としてトランスファゲートＱＣｓを通じ
て行なわれるが、このトランジスタＱＣｓの閾値電圧分
だけは、抵抗素チル２５によって行なわれる。第９図に
示す実施例ではトランスフアゲ−）Ｑ１６のコントロー
ルゲートが第２ワードｇ２ＷＬに、ソースがカラム選択
線ＣＤに接続きれた例で、ディスチャージは１部抵抗素
チル２７によって行なわれる。本実施例では、第１０図
に示す信号２ＷＬの信号を使用する。
第１１図は、スタティックＲＡＭの典型的なメモリ・セ
ルＭＣｋ１の回路図を示すものである。負荷素子１１０
、 １１１はｐチャネルＭＯ８ＦＥＴでも、高抵抗多結
晶シリコンでも良い。負荷素子１１０，１１１をＭＯ８
ＦＩｉｉＴで構成する場合は第１１図に示すように、点
線によってＭＯ８ＦｌｕＴ １１０ 、１１１のゲート
に接続される。第１２図は、高抵抗多結晶シリコンメモ
リ・セル形式に対する本発明の実施例を示す平面図、第
１３図がその断面図である。第１２図、第１３図におい
て第１１図の回路素子と対応するｆＬβ分には同一の符
号を付す。ここでビット線ＢＬｋ １＋ ＢＬｋ＋は、
第１２図では図示していないが、第１３図に示すように
一般にアルミニウムによって形成されている。また第１
２図、・第１３図に示すように、丸で囲んだ点線はトラ
ンジスタ１１２〜１１５を示している。第２ワード線２
ＷＬＦｉ、第１ワード線ｔＶＶＬの上に第２層多結晶シ
リコンを使用して形成している。第２層多結晶シリコン
はそれによって高抵抗負荷１１０．１１１も形成するが
、部分的に拡散あるいは第３の低抵抗層（例えばＭｏＳ
ｉ、層）を積層する事によシ低抵抗化され、第２ワード
ｆｌ’Ｊ ２ＷＬとして十分使用し得る。
ルＭＣｋ１の回路図を示すものである。負荷素子１１０
、 １１１はｐチャネルＭＯ８ＦＥＴでも、高抵抗多結
晶シリコンでも良い。負荷素子１１０，１１１をＭＯ８
ＦＩｉｉＴで構成する場合は第１１図に示すように、点
線によってＭＯ８ＦｌｕＴ １１０ 、１１１のゲート
に接続される。第１２図は、高抵抗多結晶シリコンメモ
リ・セル形式に対する本発明の実施例を示す平面図、第
１３図がその断面図である。第１２図、第１３図におい
て第１１図の回路素子と対応するｆＬβ分には同一の符
号を付す。ここでビット線ＢＬｋ １＋ ＢＬｋ＋は、
第１２図では図示していないが、第１３図に示すように
一般にアルミニウムによって形成されている。また第１
２図、・第１３図に示すように、丸で囲んだ点線はトラ
ンジスタ１１２〜１１５を示している。第２ワード線２
ＷＬＦｉ、第１ワード線ｔＶＶＬの上に第２層多結晶シ
リコンを使用して形成している。第２層多結晶シリコン
はそれによって高抵抗負荷１１０．１１１も形成するが
、部分的に拡散あるいは第３の低抵抗層（例えばＭｏＳ
ｉ、層）を積層する事によシ低抵抗化され、第２ワード
ｆｌ’Ｊ ２ＷＬとして十分使用し得る。
これによυ、従来に比し、メモリ・セルの面積が全く増
加することなく、低消費電力化可能である。
加することなく、低消費電力化可能である。
また第１４図に示すように１つの第２ワード線２ＷＬｉ
ｊの面側に２つの第１ワード線ＩＷＬＩ 、 ＩＷＬｊ
を配置することによシ、第１５図、第１６図で示される
ように、第２ワード線２ＶＪＬＩｊを２つの第１ワード
線ＩＷＬｉ 、 ＩＷＬｊで共用する事が出来る。本実
施例では、第２ワード線の抵抗を減少させ、第２ワード
線の遅延を少なくする意味で、第２ワード線を第１６図
に示すように広く形成することが望ましい。
ｊの面側に２つの第１ワード線ＩＷＬＩ 、 ＩＷＬｊ
を配置することによシ、第１５図、第１６図で示される
ように、第２ワード線２ＶＪＬＩｊを２つの第１ワード
線ＩＷＬｉ 、 ＩＷＬｊで共用する事が出来る。本実
施例では、第２ワード線の抵抗を減少させ、第２ワード
線の遅延を少なくする意味で、第２ワード線を第１６図
に示すように広く形成することが望ましい。
以上の説明では第２ワード線を多結晶シリコンによりて
形成した場合を示したがこれに限定されるものではなく
第２ノー目のアルミニウム層によって第２ワード線を形
成してもよ１／、。この」４合、多結晶シリコンによっ
て形成した場合に比べ、４ ’ワード線からさらに離間
しているため、容１ｔや；減少し、またアルミニウムは
比抵抗も低いためさらに遅延時間が短縮する利点を有し
ている。
形成した場合を示したがこれに限定されるものではなく
第２ノー目のアルミニウム層によって第２ワード線を形
成してもよ１／、。この」４合、多結晶シリコンによっ
て形成した場合に比べ、４ ’ワード線からさらに離間
しているため、容１ｔや；減少し、またアルミニウムは
比抵抗も低いためさらに遅延時間が短縮する利点を有し
ている。
以上、説明したように本発明に係る半導体記憶装置では
、１つの第２ワード線が選択されても、従来と異な凱そ
れにつながっているすべてのメモリ・セルは活性化され
ない。その第２ワード線に接続されでいる多数の６７４
１ワード線の中、唯一の第１ワード線が選択でれ、その
ｋｒＪ１ワード°線をて直接されているメモリ・セルの
みが活性化さｉする。
、１つの第２ワード線が選択されても、従来と異な凱そ
れにつながっているすべてのメモリ・セルは活性化され
ない。その第２ワード線に接続されでいる多数の６７４
１ワード線の中、唯一の第１ワード線が選択でれ、その
ｋｒＪ１ワード°線をて直接されているメモリ・セルの
みが活性化さｉする。
そのため必要なメモリ・セルの情報のみか、ビット線に
出力され、従来のように不必賛なメモリ・セルまで活性
化せ“ずにすむ。メモリ・セルを活性化すると、消費電
力が増加するが、本発明により、一部のメモリ・セルの
み活性化するため低消費電力のメモリが提供できる。
出力され、従来のように不必賛なメモリ・セルまで活性
化せ“ずにすむ。メモリ・セルを活性化すると、消費電
力が増加するが、本発明により、一部のメモリ・セルの
み活性化するため低消費電力のメモリが提供できる。
例として、３２にワード×８ビット構成のスタティック
ＩＬＡＩ’ｖ１において、従来では１つのワード線につ
ながるメモリ・セルの数は、ワード＆！２分割方式で２
５６であシ、１度に２５６個のメモリ・セルを活性化す
る必要があった。本発明によれば、第１ワード線に８個
づつのメモリ・セルを接続する事により、１度に必要な
８ピット分のメモリ・セルのみが活性化される事になる
。すなわち８／２５６ ＝ｌ／３２に消ヱし１ａ力を激
減できる。このメモリ・セル周辺で消費される′電力は
、全メモリチップ内部で消費される電力の９０％以上を
しめるので、本発明によって極めて低消費電力のメモリ
・チップの製造が可能となる。超大規模県債回路の素子
数が、熱の問題で制限される事を考えると、本発明によ
シ高集４ｊ’を密度のメモリの製造も可能になる。又、
余ったパワを適正に分配する事により、メモリの高速化
にも寄与する。
ＩＬＡＩ’ｖ１において、従来では１つのワード線につ
ながるメモリ・セルの数は、ワード＆！２分割方式で２
５６であシ、１度に２５６個のメモリ・セルを活性化す
る必要があった。本発明によれば、第１ワード線に８個
づつのメモリ・セルを接続する事により、１度に必要な
８ピット分のメモリ・セルのみが活性化される事になる
。すなわち８／２５６ ＝ｌ／３２に消ヱし１ａ力を激
減できる。このメモリ・セル周辺で消費される′電力は
、全メモリチップ内部で消費される電力の９０％以上を
しめるので、本発明によって極めて低消費電力のメモリ
・チップの製造が可能となる。超大規模県債回路の素子
数が、熱の問題で制限される事を考えると、本発明によ
シ高集４ｊ’を密度のメモリの製造も可能になる。又、
余ったパワを適正に分配する事により、メモリの高速化
にも寄与する。
第１図は、従来の半導体記憶装置の構成図、第２図は、
本発明に係る半導体記憶装置の基本構成図、第３図は、
本発明に係る半導体記憶装置の第１の実施例を示す図、
第４図乃至第９図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第１Ｏ図は、本発明に係る半
導体記憶装置を説明するための波形図、第１１図は、本
発明に係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第１２図は本発明に係る半導体記憶装置の
一実施例を示すｕＦ−面図、第１３図は第１２図におい
てＡ−Ａ線に沿って切断した断面図、第１４図乃至第１
６図はそれぞれ本発明に係る半導体記憶共ｂＴＬＶ）他
の実施例を示す４ｉ’ｌ成図、平而図及び平面図におい
てＢ−１３ｉｌに沿って切１祈した断面図である。図に
おいて、 ＩＷＬ、 〜ＩＷＬＮ−・・−第１ ワード線。 ＭＣ□ −ＭＣ； 、 ＭＣｊ−ＭＣＨ・・・メモ・リ
拳セル。 ２ＷＬ・・・第２ワード線、 ＷＡ・・・ワード線中
継回路。 Ｔ几、 Ｉｌｌ几Ｎ・・・スイ ッチ手段。 ＷＬＤ・・・ワード線駆動回路◎ （７３１７） 代理人 弁理士 側近、矩゛佑 （ほ
か１名）工１図 策２図 Ｃ５ｏ Ｃ
５Ｎ輩３図 乙す子ψＬ ψＬ市 １図 策６図 ＣＤ Ｃ，Ｄ 第７図 筆Ｌ７ 図 ＩＷＬＬ−一−パーーーへ１−一 筆１１図 第１３図 輩ｌｆ図 箪１６ｒ２Ｊ
本発明に係る半導体記憶装置の基本構成図、第３図は、
本発明に係る半導体記憶装置の第１の実施例を示す図、
第４図乃至第９図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第１Ｏ図は、本発明に係る半
導体記憶装置を説明するための波形図、第１１図は、本
発明に係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第１２図は本発明に係る半導体記憶装置の
一実施例を示すｕＦ−面図、第１３図は第１２図におい
てＡ−Ａ線に沿って切断した断面図、第１４図乃至第１
６図はそれぞれ本発明に係る半導体記憶共ｂＴＬＶ）他
の実施例を示す４ｉ’ｌ成図、平而図及び平面図におい
てＢ−１３ｉｌに沿って切１祈した断面図である。図に
おいて、 ＩＷＬ、 〜ＩＷＬＮ−・・−第１ ワード線。 ＭＣ□ −ＭＣ； 、 ＭＣｊ−ＭＣＨ・・・メモ・リ
拳セル。 ２ＷＬ・・・第２ワード線、 ＷＡ・・・ワード線中
継回路。 Ｔ几、 Ｉｌｌ几Ｎ・・・スイ ッチ手段。 ＷＬＤ・・・ワード線駆動回路◎ （７３１７） 代理人 弁理士 側近、矩゛佑 （ほ
か１名）工１図 策２図 Ｃ５ｏ Ｃ
５Ｎ輩３図 乙す子ψＬ ψＬ市 １図 策６図 ＣＤ Ｃ，Ｄ 第７図 筆Ｌ７ 図 ＩＷＬＬ−一−パーーーへ１−一 筆１１図 第１３図 輩ｌｆ図 箪１６ｒ２Ｊ
Claims (1)
- 【特許請求の範囲】 （１）複数のメモリ・セル群に接続された複数個の第１
ワード線と、この複数個の第１ワード線に接続された第
２ワード線と、この第２ワード線とカラム選択系の信号
によって前記第１ワード線を活性制御する制御手段とを
具備したことを特徴とする半導体記憶装置。 （２）前記第１ワード線を非選択時に、選択時とは逆位
相の電位とする手段を具備したことを特徴とする特許 装置。 （３）前記第１ワード線と第２ワード線を積層形成する
ことを特徴とする前記特許請求の範囲第１項または第２
項記載の半導体記憶装置。 （４）前記制御手段をＭＯＳＦＥＴで構成することを特
徴とする前記特許請求の範囲第１項記載の半導体記憶装
置。 （５）前記制御手段を、ゲートを第２ワード線に接続さ
れ、１つの端子をカラム選択系の信号に接続され、他の
端子を第１ワード線に接続されたＭＯＳＦＩ（Ｔで構成
することを特徴とする、前記特許請求の範囲第４項記載
の半導体記憶装置。 （６）前記制御手段を、ゲートをカラム選択系の信号に
接続され、１つの端子を第２ワード綜に接続し、他の端
子を第１ワード線に接続されたＭＯＳＦＥＴで構成する
ことを特徴とする前記特許Ｉｌｉｊ求の範囲第４項記載
の半導体記憶装置。 （力前記手段をＭＯＳＦＥＴ快だは抵抗素子の内少なく
とも１つによって構成することを特徴とする前記特許請
求の範囲第２項記載の半導体記憶装置。 （８）前記メモリ・セルが、ドレインとゲートを互イニ
交鎖結合しタ１ 対ノＭＯＳＦＢＴ トコｃＤＭＯｓＦ
ｈｉＴのドレインに接続され、他一端が１対のピット繍
に結合された、８１）１ワード線によって制御きれるト
ランスファゲートから構成されることを特徴とする前記
特許打Ｉス求の範囲第１項または第２項記載の半導体記
憶装置。 （９）前記メモリ・セルが１対の高抵抗多結晶シリコン
負荷を有するスタティック型メモリ・セルによって構成
され、この高抵抗多結晶シリコン負荷を形成している多
結晶シリコン層を選択的に低抵抗化し、これを第２ワー
ド線としで使用することを特徴とする特許 導体記憶装＋１。 α０前記第２ワード線が第２層目に形成されるアルミニ
ウムによって形成されることを特徴とする第１項または
第２項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
| US06/517,419 US4618945A (en) | 1982-08-11 | 1983-07-26 | Semiconductor memory device |
| DE19833328042 DE3328042A1 (de) | 1982-08-11 | 1983-08-03 | Halbleiter-speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122508A Division JPH0719473B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930294A true JPS5930294A (ja) | 1984-02-17 |
| JPS6258077B2 JPS6258077B2 (ja) | 1987-12-03 |
Family
ID=15225285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138573A Granted JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930294A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975488A (ja) * | 1982-10-20 | 1984-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS59217290A (ja) * | 1983-05-25 | 1984-12-07 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 半導体メモリ |
| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02158995A (ja) * | 1988-12-09 | 1990-06-19 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH05225779A (ja) * | 1991-12-18 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US6044028A (en) * | 1995-10-16 | 2000-03-28 | Seiko Epson Corporation | Semiconductor storage device and electronic equipment using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
| JPS57114597U (ja) * | 1981-01-08 | 1982-07-15 | ||
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1982
- 1982-08-11 JP JP57138573A patent/JPS5930294A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
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| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
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| US6044028A (en) * | 1995-10-16 | 2000-03-28 | Seiko Epson Corporation | Semiconductor storage device and electronic equipment using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258077B2 (ja) | 1987-12-03 |
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