JPS5930336B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5930336B2 JPS5930336B2 JP51159515A JP15951576A JPS5930336B2 JP S5930336 B2 JPS5930336 B2 JP S5930336B2 JP 51159515 A JP51159515 A JP 51159515A JP 15951576 A JP15951576 A JP 15951576A JP S5930336 B2 JPS5930336 B2 JP S5930336B2
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- JP
- Japan
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- nand gate
- output
- circuit
- capacitance
- oscillation
- Prior art date
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Links
- 230000010355 oscillation Effects 0.000 title claims description 21
- 239000000284 extract Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】
この発明はＮＡＮＤゲ゛−ト（またはインバータ）を用
いた発振回路に関するものである。
いた発振回路に関するものである。
この種の従来の発振回路（無安定マルチバイブレーク）
を第１図に示す。
を第１図に示す。
図において、抵抗Ｒ１゜Ｒ２によりそれぞれ帰還のかけ
られたＮＡＮＤゲート１，２が抵抗Ｒ３により縦続的に
接続されている。
られたＮＡＮＤゲート１，２が抵抗Ｒ３により縦続的に
接続されている。
このように構成されているＮＡＮＤゲート１，２の入出
力間の位相は互いに逆相になっている。
力間の位相は互いに逆相になっている。
そのため、Ａ点とＸ点は同相となっている。
Ａ点はＮＡＮＤゲ′−ト２の出力であり、Ｎ点はＮＡＮ
Ｄゲート１の入力となっており、この入出力間を抵抗Ｒ
４とキャパシタンスＣ１の直列回路で接続することによ
り正帰還回路を形成し、無安定マルチバイブレークの動
作が行なわれ、Ａ点には、抵抗Ｒ４とキャパシタンスＣ
１による時定数により周波数が決定さた矩形波が得られ
るわけである。
Ｄゲート１の入力となっており、この入出力間を抵抗Ｒ
４とキャパシタンスＣ１の直列回路で接続することによ
り正帰還回路を形成し、無安定マルチバイブレークの動
作が行なわれ、Ａ点には、抵抗Ｒ４とキャパシタンスＣ
１による時定数により周波数が決定さた矩形波が得られ
るわけである。
ここで、第１図の回路の動作を詳しく説明する。
最初電源投入時にＮＡＮＤゲート２の出力が高レベルに
なったとする。
なったとする。
すると、その出力がキャパシタンスＣ１と抵抗Ｒ４を介
してＮＡＮＤゲート１に加えられ、これの出力が抵レベ
ルになる。
してＮＡＮＤゲート１に加えられ、これの出力が抵レベ
ルになる。
この抵レベル出力がＮＡＮＤゲート２に加えられ、ＮＡ
ＮＤゲート２の高レベルが保たれる。
ＮＤゲート２の高レベルが保たれる。
ところが、時間が経つと、キャパシタンスＣ１および抵
抗Ｒ４による時定数でＮ点の電圧が低下していき、つい
にはＮＡＮＤゲート１が高レベルに反転する。
抗Ｒ４による時定数でＮ点の電圧が低下していき、つい
にはＮＡＮＤゲート１が高レベルに反転する。
このため、ＮＡＮＤゲート２の出力が低レベルになる。
すると、その低レベル出力がキャパシタンスへおよび抵
抗Ｒ４を介してＮＡＮＤゲート１に加えられるが、また
時間が経つと１点の電圧がキャパシタンスＣ１および抵
抗Ｒ４による時定数で上昇してくるので、再度反転する
。
抗Ｒ４を介してＮＡＮＤゲート１に加えられるが、また
時間が経つと１点の電圧がキャパシタンスＣ１および抵
抗Ｒ４による時定数で上昇してくるので、再度反転する
。
これを繰り返して発振する。
このように、ディジタル回路素子であるＮＡＮＤゲート
を用いると、簡単な回路構成で発振出力が得られて便利
であるが、このような回路構成で得られる出力はディジ
タル出力である矩形波しか得られず、アナログ出力であ
る正弦波が必要な場合には別に正弦波発振器を設けなけ
ればならない。
を用いると、簡単な回路構成で発振出力が得られて便利
であるが、このような回路構成で得られる出力はディジ
タル出力である矩形波しか得られず、アナログ出力であ
る正弦波が必要な場合には別に正弦波発振器を設けなけ
ればならない。
また、その発振周波数も、電源電圧に依存し、電源電圧
の変動の大きいところには使用できなかった。
の変動の大きいところには使用できなかった。
その上、その発振周波数は、ＮＡＮＤゲート１．２のス
レショルド電圧にモ依存シ、コノスレショルド電圧が周
囲温度の変化により変わるため、周囲温度が変わると発
振周波数が変わる等の不安定さがあった。
レショルド電圧にモ依存シ、コノスレショルド電圧が周
囲温度の変化により変わるため、周囲温度が変わると発
振周波数が変わる等の不安定さがあった。
したがって、この発明の目的は、アナログ出力である正
弦波とディジタル出力である矩形波を同時にかつ安定に
取り出すことができる発振回路を提供することである。
弦波とディジタル出力である矩形波を同時にかつ安定に
取り出すことができる発振回路を提供することである。
この発明の一実施例を第２図に示す。
この発振回路は、第１および第２のＮＡＮＤゲート１，
２と、前記第１および第２のＮＡＮＤゲート１，２のそ
れぞれの入出力間に接続された第１および第２の抵抗Ｒ
１，Ｒ２と、前記第１のＮＡＮＤゲート１の出力と前記
第２の、ＮＡＮＤゲ′−ト２の入力との間に接続された
第３の抵抗Ｒ３と前記第１のＮＡＮＤゲート１の入力と
前□記第２のＮＡＮＤゲート２の出力との間に接続され
た第４の抵抗Ｒ４゜キャパシタンスＣ２およびインダク
タンスＬの直列共振回路を備えている。
２と、前記第１および第２のＮＡＮＤゲート１，２のそ
れぞれの入出力間に接続された第１および第２の抵抗Ｒ
１，Ｒ２と、前記第１のＮＡＮＤゲート１の出力と前記
第２の、ＮＡＮＤゲ′−ト２の入力との間に接続された
第３の抵抗Ｒ３と前記第１のＮＡＮＤゲート１の入力と
前□記第２のＮＡＮＤゲート２の出力との間に接続され
た第４の抵抗Ｒ４゜キャパシタンスＣ２およびインダク
タンスＬの直列共振回路を備えている。
このような構成においても、Ａ点とＮ点は同相の関係に
あり、ＮＡＮＤゲート１の入力であるＮ点とＮＡＮＤゲ
ート２の出力であるＡ点とをキャパシタンスＣ２、イン
ダクタンスＬおよび抵抗Ｒ４の直列共振回路により正帰
還させている。
あり、ＮＡＮＤゲート１の入力であるＮ点とＮＡＮＤゲ
ート２の出力であるＡ点とをキャパシタンスＣ２、イン
ダクタンスＬおよび抵抗Ｒ４の直列共振回路により正帰
還させている。
そのため、この直列共振回路（Ｒ４Ｃ２Ｌ）には共振電
流が流れ、Ｂ点には、第３図に示すようなきれいな正弦
波が得られる。
流が流れ、Ｂ点には、第３図に示すようなきれいな正弦
波が得られる。
一方、Ａ点には、ディジタル出力である矩形波が得られ
る。
る。
そして、この発振回路の発振周波数は、ｆ＝ｌ／（２π
Ｊ石５ ） となる。
Ｊ石５ ） となる。
例えば、Ｒ４＝２２０Ω、Ｃ２−１ＯＯｐＦ。Ｌ＝１ｍ
Ｈにて、約４７０ＫＨｚの正弦波出力が得られる。
Ｈにて、約４７０ＫＨｚの正弦波出力が得られる。
ここで、第２図の回路の動作を詳しく説明する。
原理的には第１図の場合のような帰還による高レベルと
低レベルの反転によって発振するが、ＮＡＮＤゲ゛−ト
２の出力がＮＡＮＤゲート１に帰還される吉きに第１図
のようなＣＲの時定数で指数関数的に１点の電圧が変化
するのではなく、インダクタンスＬとキャパシタンスＣ
２との共振周波数にしたがって正弦波状に変化し、その
正弦波が半サイクル終ったときにＮＡＮＤゲート１が反
転する。
低レベルの反転によって発振するが、ＮＡＮＤゲ゛−ト
２の出力がＮＡＮＤゲート１に帰還される吉きに第１図
のようなＣＲの時定数で指数関数的に１点の電圧が変化
するのではなく、インダクタンスＬとキャパシタンスＣ
２との共振周波数にしたがって正弦波状に変化し、その
正弦波が半サイクル終ったときにＮＡＮＤゲート１が反
転する。
したがって、第２図の回路では、発振周波数はインダク
タンスＬおよびキャパシタンスＣ２の共振周波数で決ま
る。
タンスＬおよびキャパシタンスＣ２の共振周波数で決ま
る。
このように、この発振回路の発振周波数はキャパシタン
スＣ２と、ンダクタンスＬの直列共振回路により決定さ
れるので、共振回路のＱも高くとれ、電源電圧の変動ま
たはＮＡＮＤゲート１，２のスレショルド電圧の変化に
対しても安定である。
スＣ２と、ンダクタンスＬの直列共振回路により決定さ
れるので、共振回路のＱも高くとれ、電源電圧の変動ま
たはＮＡＮＤゲート１，２のスレショルド電圧の変化に
対しても安定である。
すなわち、周囲温度の変化に対しても安定である。
−この理由は以下のとおりである。
第１図の回路ではＣ１・Ｒ４による指数関数的な電圧の
変化がＮＡＮＤゲート１の反転するレベルを越えること
により、これが反転するものであるので、電源電圧が変
わったり、温度が変わってＮＡＮＤゲート１； の動作
点が変わると、周波数が変化してしまう。
変化がＮＡＮＤゲート１の反転するレベルを越えること
により、これが反転するものであるので、電源電圧が変
わったり、温度が変わってＮＡＮＤゲート１； の動作
点が変わると、周波数が変化してしまう。
これに対し、第２図では、インダクタンスＬとキャパシ
タンスＣ２の共振周波数のみで周波数が決まるので、安
定である。
タンスＣ２の共振周波数のみで周波数が決まるので、安
定である。
例えば、上述の数値例による回路で、電源電圧が５ｖか
ら６Ｖへの変化＋ （＋ｌＶの変化）に対して、わず
かにｌ ＩＧＩｚ変化するだけである。
ら６Ｖへの変化＋ （＋ｌＶの変化）に対して、わず
かにｌ ＩＧＩｚ変化するだけである。
それに対して、第１図に示すような従来のマルチバイブ
レーク方式では、同じ変化に対して、ｌ ＯＫＨｚ以上
もずれてしまう。
レーク方式では、同じ変化に対して、ｌ ＯＫＨｚ以上
もずれてしまう。
なお、温度安定度を良くするには、一般にインダクタン
１ スＬは正の温度係数をもつので、キャパシタンスＣ
２に負の温度係数をもつものを用いれば、周囲温度に対
して一層安定な発振回路を得ることができる。
１ スＬは正の温度係数をもつので、キャパシタンスＣ
２に負の温度係数をもつものを用いれば、周囲温度に対
して一層安定な発振回路を得ることができる。
以上のように、この発明によれば、簡単な回路： 構成
にもかかわらず、ディジタル出力である矩形波とアナロ
グ出力である正弦波が同時に得られ、しかもその発振周
波数が安定化された発振回路を安価に実現することがで
きる。
にもかかわらず、ディジタル出力である矩形波とアナロ
グ出力である正弦波が同時に得られ、しかもその発振周
波数が安定化された発振回路を安価に実現することがで
きる。
１ 第１図は従来の発振回路の回路図、第２図はこの
発明の一実施例の回路図、第３図はその各点の出力波形
図である。 １．２・・・・・・ＮＡＮＤゲート、Ｒ１−Ｒ４・・・
・・・抵抗、Ｌ・・・・・・インダクタンス、Ｃ２・・
・・・・キャパシタンス。
発明の一実施例の回路図、第３図はその各点の出力波形
図である。 １．２・・・・・・ＮＡＮＤゲート、Ｒ１−Ｒ４・・・
・・・抵抗、Ｌ・・・・・・インダクタンス、Ｃ２・・
・・・・キャパシタンス。
Claims (1)
- １ 第１および第２のＮＡＮＤゲートと、前記第１およ
び第２のＮＡＮＤゲートのそれぞれの入出力間に接続さ
れた第１および第２の抵抗と、前記第１のＮＡＮＤゲー
トの出力と前記第２のＮＡＮＤゲートの入力との間に接
続された第３の抵抗と、前記第１のＮＡＮＤゲートの入
力と前記第２のＮＡＮＤゲートの出力との間に接続され
た第４の抵抗、キャパシタンスおよびインダクタンスの
直列共振回路を備え、前記第２のＮＡＮＤゲートまたは
第１のＮＡＮＤゲートの出力端から矩形波を取り出すと
ともに、前記キャパシタンスおよびインダクタンスの接
続点から正弦波を取り出すようにした発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159515A JPS5930336B2 (ja) | 1976-12-29 | 1976-12-29 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159515A JPS5930336B2 (ja) | 1976-12-29 | 1976-12-29 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5384447A JPS5384447A (en) | 1978-07-25 |
| JPS5930336B2 true JPS5930336B2 (ja) | 1984-07-26 |
Family
ID=15695446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51159515A Expired JPS5930336B2 (ja) | 1976-12-29 | 1976-12-29 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930336B2 (ja) |
-
1976
- 1976-12-29 JP JP51159515A patent/JPS5930336B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5384447A (en) | 1978-07-25 |
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