JPS5933922A - Ｉｉｒデイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＩＩＲテイジタルフィルタに係り、パルス符号
変調（ＰＣＭ、）信号などの離散的テイジタル信号系列
の撮幅−周波数特性を変更するＩＩＲディジタルフィル
タに関する。

従来技術 本出願人は先に特鮪昭５６−１３２３０６号にて、來′
Ｗ−詣長（東鼻回数）を楕加させることなく、シかも利
得、特性などの変動による１差を最小とし得るＩＩＲデ
ィジタルフィルタを提案した。この工ＩＲディジタルフ
ィルタは例えは次式の差分方程式に従って構成されてい
る。

ｙ、　＝＝　２−’（・＋ｉ”ｎ−ｔ−α２ｉ”（１−
２−余ｉ・２ｌ−ｊ−ｙｏ−１・△　　　△。

＋ん・２ｉ−ｊ−ｙｎ−、）　＋ｙｏ２ｆｔ＋たたし、
（１）式中、ｘ　　　、ｘ　　　は時刻（ｎ−１ＪＴ　
。

ｊｌ−１ｆｉ−２ （ｎ−２）Ｔにおける入力離散的ディジタル信号系列を
示し、ｙｎは時刻ｎＴにおける出力離散的ディジタル信
号系列を示す（ただし、Ｔは離散的ディジタル信号系列
の標本化時間を示す）。またｙｒ１２＝＝　ｘｏ−２・
ｘｌ−ｔ　＋）（ｎ−ｚ　”　２Ｙ１１−ｘ−ｙｎ−２
’（２１である。次にこの差分方程式を簡易化するため
、（１１式において、 とおくと、（１）式は次式で示す如くになる。

ｙｎ　＝　　（ａ、°Ｘ　ｎ＋　ｌ＋ａ２°ｘｎ−２−
ｂｌ）’ｎ−１−ｂ２°ｙｎ−２片２−１＋　ｙ、ｚ　
　　　　　　　　　　　　　（４）（４）式において、
実際の乗算を行なうのはａｌ・ｘｎ−１＋’２・Ｘｎ−
２−ｂｌ’ｙｎ−１−ｂ２’ｙ１−２で示される式の部
分であり、ｘｏ２については（２）式かられかるように
遅延と加減算により求めることができ、更に２”−ｆは
ｉビット右ヘシフトすることにより美男することができ
る。

上記のＩＩ）Ｌディジタルフィルタの係数語長は前記特
許出願で詳細に説明したように、２平而上の係数量子化
の格子点密度が粗い所で実質上無限語長で近似的に表現
できるといえるので、等化器としてすべての周波数特性
を低４度の係数で等化することが可能であり、従って出
力の利得や特性の変動による誤差を少なくできる。

発明が解決しようとする問題点 しかるに、上記の本出願人の提案になるＩ　Ｉ　ｌ（。

テ゛イジタルフィルタ（才、ディジタルフィルタ内のリ
ード・オンリ・メモリ（ＲＯＪには、第１図に示す叩く
、シフト情報とａ。、　ａ、　、　ａ２．−ｂ、　。

及び−ｂ２の各係数が記憶されており、そのアクセスが
全部で６回必要となる。ここでシフト情報は（４）式中
のｉである。従って、上記のＩＩＲディジタルフィルタ
は、係数の一種であるシフＨｕ鏝を独立にアクセスする
と、シフトレジスタの数が増大することとなり、またタ
イミング発生回路少らのシフトパルスを所定の特性に従
って１臓次ゲート回路によってその数を制御する８侠が
あるため、制御の時間が長いおディジタルフィルタの削
岩時間が長くなり、更に回路規模が増大するなどの問題
点があった。

そこで、本発明は正規化のための係数の例えばリースト
・シダニフィカント・ビット（ＬＳＢ）側の数ビットを
係数のシフト情報として使用することにより、係数のア
クセス時間を短縮し得ると共に係数メモリ（レジ゛スタ
）の有効利用を図るＩＩＲディジタルフィルタを提供す
ることを目的とする。

問題点を解決するための手段 本発明は、入力離散的ディジタル信号系列を正規化する
ための乗算係数及びこの乗算係数の一部に含まれるシフ
ト情報が記憶されている第１のレジスタと、正規化のた
めの上記乗算係数を除く他の乗算係数が記憶されている
第２のレジスタと、入力離散的ディジタル信号系列及び
出力離散的ディジタル信号系列を記憶する第３のレジス
タ表、鄭３のレジスタの出力信号と第１又は第２のレジ
スタから読み出した乗算係数との乗算を行なう乗算器と
、第３のレジスタの出力信号を保持するシフトレジスタ
と、該第１のレジスタから読み出された乗算係数から上
記シフト情報をテコードするデコーダと、このデコーダ
の出力信号に苓づいたピッ＋−ｇだけ乗Ｘｉからの信号
をシフトするシフト手段と、上記シフトレジスタ及びシ
フト手段の出力信号を加減算し上記出力離散的ディジタ
ル信号系列として出力する論理演算装置ｇとより構成す
ることにより、上記問題点を解決したものであり、以下
その一実施例について第２図乃至第５図と共に説明する
。

実施例 第２図は本発明ｌこなるＩＩ几ディジタルフィルタの一
実施例のブロック系統図を示す。本￥施例は前記した本
出願人の提案になるＩ　Ｉ　Ｒディジタルフィルタを基
本的構成としており、後述する２口＜、１（０へ４（ラ
ンダム・アクセス・メモリを１史用してもよい）４に記
憶されている正規化のための乗算係数にシフト情報を有
せしめていることと、このシフト情報をデコー　ドする
ためのデコーダ５を設けていることに性徴を有する。前
Ｊビ本出願人の提案になるＩ　Ｉ　Ｉ（、ディジタルフ
ィルタは、入力離散的ディジタル信号系列Ｘ。に所定の
周波数特性を付与して離散的ディジタル信号系列ｙ　を
出力する、次式 ％式％）（５） （ただし、ａＫ、ｂＫは乗算係数） なる差分方程式で表わされるＩＩＲディジタルフィルタ
において、上記乗算係数ＲＫ＋　ｂＫを次式（たたし、
ＡＫ、坂は整数；α□・２−１．βＫｉ・２−ｊは小数
：　ｒ　、　ｊは一定値〕 を満足するように整数部分と小数部分との和又は差で表
わし、 手に九ｉ・２″−ｊ”’　（ｎ−Ｋｌ　）　　　　（７
）Ｋ＝０ なる差分方程式で表わされ、上鮎１　ｆ　／ｇｉを乗算
係数とし、２−１及び２１−ｊはビットシフトにより整
数部・分ＡＫ　Ｉ　ＢＫの値に応じてティジタルイｇ号
系列ｙ（。−１及びＸｆｎ−Ｋｌをビットシフトして又
はビットシフトするこｔ！＝ｆｉ＜取り出した後加ｘｉ
′臥して得るよう構成したディジタルフィルタである。

本実施例は（５）式中のＭ及びＮを２さし、かつ、（３
（式に示した条件を（６）式及び（７）式に代入して得
た差分方程式、すなわち（４）式に示す贋分力４４式で
表わさイ１．る構成のＩＩ几ディジタルフィルタである
。

第２図において、ＲＡＭＩに記憶された人力ディジタル
信号系列ｐはタイミング開先回路２からの信号に基づい
てωＣみ出されて乗褒器３に供鞄され、ここでｌ（ｌ、
　ＯＭ　４より坑み出された正規化のための乗ｎ係数ａ
。２と乗算されて信号Ｘｎとされたイ表、シフトレジス
タ８、論理〆翼装置（ＡＬＵ）９を夫々経て１ｔ１Ｍ１
に供給・され、ここで所定のアドレスに記憶される。次
に上記のディジタル信号系列ｘｎの一標本前のディジタ
ル信号系列Ｘ。−１がｌ（ＡＭ、　１から読み出されて
乗算器３に供給され、ここで几ＯＭ４から睨み出された
係！￥ａ、と乗算された後、シフトレジスタ８を通して
ＡＬＵ９に供給される。同様にして、Ｘｎ−１よりも一
標本前のディジタル信号系列Ｘｎ−２と係数８２との乗
算結果ａ２”ｎ−２がＡＬＵ９に供給され、ここでａ、
　−ｘ、−。

と加算される。

次に几ＡＪ４１の別のアドレスに記憶さね一〇いた時刻
（ｎ−１）ＴにおけるＡ：ｔ、　ｕ　９の出力テ゛イジ
タル信号系列ｙ。−１がＲＡＭＩから読み出されて乗算
器３に供、治され、ここで几ＯＭ４から絖み出され　　
。

た１糸数−ｂｌと東隣された後シフトレジスタ８を介し
てＡＬＵ９に印加され、ここで、ａｌ−ｘ、、　。

ａ２・Ｘｏ−２と加算される。更に、同様にしてｋＬＡ
Ｍｌから読み出された時刻（ｎ−２）Ｔにおける出力デ
ィジタル信号系列ｙｎ−２と几ＯＭ４からｄみ出された
乗算係数−ｂ２との乗算結果が乗Ｊイ器３より取り出さ
れてＡＬＵ９に供給され、ここで他の乗算結果と加算さ
れた後シフトレジスタ８に供給される。

シフトレジスタ８はデコーダ５の出力信号に応を通して
タイミング発生回路２より供給されるシフトパルスによ
って、上記の加′１信号をｉビット右ヘシフトした後Ａ
ＬＵ９に印加する。一方、シフトレジスタ６はＲＡＭ１
からディジタル信号系列ｘｎ　’　ｘｎ−ｉ　１　ｘｎ
−２１ｙｌ−１＋　Ｙｌ−２が読み出される毎に、その
ディジタル信号系列をタイミング発生回路２からのシフ
トパルスに応じて前記（２）式の各項が得られるように
適宜シフトした後、その出力信号をシフトレジスタ８を
介してＡＬＵ９に供給する。例えば乗算係数ａ１．　ａ
２．　ｂｌ、　ｂ２が２の補数表示で最大値２のディジ
タル値であり、２で正規化する場合はディジタル信号系
列Ｘ。。

ｘｎ−２１Ｙｎ−２の各係数は（２）式に示すように１
１」であるから、シフトレジスタ６はこれらの信号系列
入力時は右へ１ビットシフト動作を行ない、他方、ディ
ジタル信号系列ｘｎ−ｘ　ｒ　Ｙｏ−、が入力されたと
きはビットシフトを行なうことなくそのまま出力する。

シフトレジスタ６から取り出された（２）式の各項てＡ
ｌＯ２に供給され、ここでシフトレジスタ８により上記
の如くｉビット右ヘシフトして得た信号と加算されるこ
とにより、ＡｌＯ２からは（４）式を満足するディジタ
ル信号系列ｙｎが出力される。

なお、タイミング発生回路２は（４）式を満足するディ
ジタル信号系列ｙｎが得られるように、ＲＡＭＩ及び几
ＯＭ４のアドレスや書き込み及び読み出しの制御、乗算
器３の動作制御、シフトレジスタ６゜８のシフト制御、
ＡｌＯ２のモード指定などをする。

ところで、本実施例においては、ＲＯＭ４はシフト情報
を一部に有する正規化のための乗算係数ａｏが記憶され
ている第１のレジスタと、他の乗算係数ａ１．　ａ２．
−ｂｌ、　−ｂ２が記憶されている第２のレジスタとよ
りなり、そのアドレスと記憶内容は第３図に示す如くに
されている。すなわち、第３図に示す如く正規化のため
の乗算係数ａ。のＬ８Ｂ側の数ビットが乗算係数のシフ
ト情報として使用される。例えば乗算係数ａ。が１６ビ
ツトであり、そのＬＳＢ側の４ビツトをシフト情報に使
用すると、入力信号の正規化レベルの情報が４ビット失
わ４１．ることとなるが、係数情報は通１ｖ１６ビツト
として扱わねるので１２ビツトあれば十分分解能が得ら
れることが実験的に確かめらねた。

また上記のシフト情報に基づくビットシフト量ｉと、Ｉ
ＩＦＬディジタルフィルタの振幅−周波数特性とは、第
４図に示す如く、単峰特性のピークレベルＬが１２ｄＢ
で、そのＱが３　、０．７５又（才０．１８７５の場合
は同図に夫々実線で示す如くになり、他力りが１ｄＢで
Ｑが３又は０．１８７５のときは夫々同図に一点鎖線で
示す如くになり、周波数が２倍になるとビットシフトＩ
ｌｉが１ビツト少なくなる。従って、ＩＩＲディジタル
フィルタの像幅−周波数特性に−よってビットシフｌｌ
ｉが変るので、上記の乗算係数ａ。に含まれるシフト情
報の値も変ることとなる。そこで、デ、コーダ５はこの
シフト情報の値から伺ビットシフトするかをデコードし
、ビットシフト数に応じた期間ゲート回路７を「開」状
態とする。

本実施例によれば、１．ＬＯＭ４の記憶容量は第３図か
らもわかるように従来に比し低減でき、またそのアクセ
スは５回であり、従来に比しディジタルフィルタの乗算
係数のアクセス時間を短縮できる。

次に前記シフト情報を得る別の手段について説明する。

ＩＩ几ディジタルフィルタの指幅−周波数特性とし、て
例えば第５図に示す如く、周波数ｆ。

でのレスポンスが最大値「４」である等化特性を得よう
とする場合、周波数ｆ。で正規化すると最　　７ 大値が１１」であり、係数を通常の７セする必要がある
。従って、この場合の乗算係数ａ。には冗長ビットが２
ビツトでき、更にａ。は正であるためモースト・シグニ
フイカント・ビット（ＭＳＢ）の符号ビットも「０」で
あるから、ＭＳＢ側の計３ビットが冗長ビットとなる。

例えば乗算係数ａ。

が１６ビツトであり、通常の場合０．５であるときは ｏｉｏｏ　　ｏｏｏｏ　　ｏｏｏｏ　　ｏｏｏ。

であるが、係数を１とすると、０．５／４は０００１　
００００　００００　００００々なるから、アンダーラ
インを付したＭＳＢ（則の３ビツトが冗長ビットとなる
。

そこで、この冗長ビットを前記シフト情報に供すること
ができる。具体的には第５図に示す周波数ｆ。におりる
Ｑが３．ピークレベルＬが４（＝１２ｄＢ）である揚幅
−周波数特性を、標本化周波数４４．１　ｋＨｚの離散
的ディジタル信号系列に対して付与するＩＩ几ディジタ
ルフィルタにおいて、周波数ｆ。が２θＨｚのとき前記
ビットシフト量（シフト語長）ｉが９ビツトであるとす
ると、周波数ｆ。。

シフト語長ｉ及び冗長ビットの値の関係は矢表で示す如
くになる。

係数量子化によってディジタルフィルタの伝達関数が設
計した値から変化し、ディジタルフィルタの出力の利得
や周波数特性などの変動をもたらす割合（感度）の高い
のは、上記周波数ｆ。が低い場合（例えば２００　Ｈ２
程度以下）であることが一般に知られている〔例えばＢ
、ゴールド及びＣ，Ｍ、レーダー（Ｈ，Ｇｏｌｄ　、　
Ｃ，Ｍ、Ｒａｄｅｒ　）著、［信号のディジタル処理（
Ｄｉｇｉｔａｌ　Ｐｒｏｃｅｓｓｉｎｇ　ｏｆ　Ｓｉｇ
ｎａｌｓ月。

１９６９年マグロウヒル（ＭｃＧｒａｗ　−Ｈｉｌｌ　
）刊の文献参照〕ｏしかして、上記の場合、計３ビット
の冗長ビットにより、少なくとも３ビツトのビットシフ
トが得られ、そのときの周波数ｆ。は１．２８０　Ｈｚ
と閤いので、上記の係数量子化の問題は冥用上生じない
。１２８０　Ｈｚ以下の周波数では本発明によるビット
シフトが得られるので、本発明により係数感度を低くす
ることができるし、１２８０　Ｈ’ｚ以上の周波数では
従来と同僚のフィルタ特性となるが、周波数ｆ。が高い
から係数量子化の問題は笑用上生じない。

従って、正規化係数ａ。０Ｍ５Ｂ側の冗長ビットをシフ
ト情報に供するようにした場合も、本来の情報を実質上
失うことなく係数のシフト情報を収容できる。

ｆｌぢ、＠２図に示す栄算器３の出力段に加算器仝付加
してもよい。

効果 十述の如く、本発明によれは、入力離散的ディジタル信
号系列を正規化するための乗算係数にシフト情報を含ま
せているので、本出願人が先に提案したＩＩ几ディジタ
ルフィルｉに比し、乗算係数記憶用メモリ（レジスタ）
の記憶容緻が低減できると共に、回路の規模を小さくで
き、乗算係数アクセス回数を従来の６回に比し５回にす
ることができるので、フィルタのＩＡ算待時間約２０％
縮小することができ、更に上記乗算係数記憶用メモリの
有効利用ができ、しかも乗算係数のもつ本質的な情報ｌ
ま実質上失われることなくディジタルフィルタを構成す
ることができ、また更に来車係数のアクセス力法が簡易
化されるのに伴ってディジタルフィルタの演算処理アル
ゴリズムを簡易化することができる。

【図面の簡単な説明】

第１図は本出願人が先に提案したＩＩＩ’ｔディジタル
フィルタの乗算係数記憶用メモリ（レジスタ）の記憶内
容の一例を示す図、第２図は本発明の一実施例を示すブ
ロック系統図、第３図は第２図のブロック系統中の乗算
係数記憶用メモリ（レジスタ）の記憶内容の−ｆ、７す
を示ず図、第４図は本発明のビットシフトと振幅−周波
数特性とのＮ係の一例を示す図、第５図番ま本発明の撮
幅−周波数ＩＦＪ七りの一例を示す図である。 １・・・ランダム・アクセス・メモＩＪ　（）（、ＡＭ
　）、２−０タイミング発生回路、３・・０乗算器、４
・・・リード・オンリ・メモリ（ｌ（ｏＭ）、５・・９
デコータ、６，８１１・・シフトレジスタ、７・・・／
７’−ト回路、９−・Φ論理演算装置（ＡＬＵ）。

Claims (1)

【特許請求の範囲】
1. 入力離散的ディジタル信号系列を正規化するための乗算
   係数及び該乗算係数の一部に含まれるシフト情報が記憶
   されている第１のレジスタと、該正規化のための乗算係
   数を除く他の乗算係数が記憶されている第２のレジスタ
   と、該入力離散的ディジタル信号系列及び出力離散的デ
   ィジタル信号系列を記憶する第３のレジスタと、該第３
   のレジスタの出力信号と該第１又は第２のレジスタから
   読み出した乗算係数との乗算を行なう乗算器と、該第３
   のレジスタの出力信号を保持するシフトレジスタと、該
   第１のレジスタから読み出された乗算係数から該シフト
   情報をデコードするデコーダと、該デコーダの出力信号
   に基づいたビット数だけ該乗算器からの信号をシフトす
   るシフト手段と、該シフトレジスタ及び該シフト手段の
   出力信号を加減算し上記出力離散的ディジタル信号系列
   として出力する論理演算装置とよりなることをｔＰｊｇ
   とするＩＩ）（、ディジタルフィルタ。