JPS5934657A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5934657A JPS5934657A JP57144040A JP14404082A JPS5934657A JP S5934657 A JPS5934657 A JP S5934657A JP 57144040 A JP57144040 A JP 57144040A JP 14404082 A JP14404082 A JP 14404082A JP S5934657 A JPS5934657 A JP S5934657A
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- Japan
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- semiconductor device
- substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、半導体装置に関し、％に固体撮像素子、ＭＯ
Ｓメモリ素子等において、疑似信号による誤動作を抑圧
できる構造を備えた半導体装置に関するものである。
Ｓメモリ素子等において、疑似信号による誤動作を抑圧
できる構造を備えた半導体装置に関するものである。
従来技術
固体撮像装態には、光電変換と蓄積の機能を持つ２次元
に配列された画素に、順次選択パルス信号を送り、そこ
に蓄積された信号電荷を読み出していくＸＹアドレス走
食形と、各画像に蓄積された信号電荷を、自己走査（転
送）機能を持つＣＣＤ（Ｃｌ１ａｒｇｅ Ｃｏｕｐｌｅ
ｄ Ｄｅｖｉｃｅ ）やＩ３ Ｂ Ｄ （１３ｕｃｋｅ
ｔＢｒｉｇａｄｅ Ｄｅｖｉｃｅ）等（より一方向に転
送し、これを取り出す電荷転送形とがある。
に配列された画素に、順次選択パルス信号を送り、そこ
に蓄積された信号電荷を読み出していくＸＹアドレス走
食形と、各画像に蓄積された信号電荷を、自己走査（転
送）機能を持つＣＣＤ（Ｃｌ１ａｒｇｅ Ｃｏｕｐｌｅ
ｄ Ｄｅｖｉｃｅ ）やＩ３ Ｂ Ｄ （１３ｕｃｋｅ
ｔＢｒｉｇａｄｅ Ｄｅｖｉｃｅ）等（より一方向に転
送し、これを取り出す電荷転送形とがある。
１つの固体撮像素子は、第１図に示すように、Ｐ形シリ
コン基板１上にｎＭＵｓ｝ランジスタを形成し、光Ｆ１
が入射されると、これを光電変換して′電荷（−）をＮ
形ソース領域３内に蓄積する。
コン基板１上にｎＭＵｓ｝ランジスタを形成し、光Ｆ１
が入射されると、これを光電変換して′電荷（−）をＮ
形ソース領域３内に蓄積する。
Ｐ形基板１とＮ形ノース領域３の接合面で蓄積容量が形
成されている。走査信号発生器９からパルス電圧をゲー
ト壬に加えることにより、ソース接合容量に蓄積された
電荷（一）がドレイン５から読み出され、抵抗ＲＬによ
り出力される。
成されている。走査信号発生器９からパルス電圧をゲー
ト壬に加えることにより、ソース接合容量に蓄積された
電荷（一）がドレイン５から読み出され、抵抗ＲＬによ
り出力される。
入射光のうち、波長の短いものはソース領域ろの表面で
′電性に変換されるのに対し、波長の長い赤、赤外等の
光は領域３の奥まで入射されて電荷に変換される。とこ
ろで、人間の目は、はぼ７００ｎｍ伺近の波長まで感度
を持ち、それ以上のＶ長に対しては反応しないか、第１
図の固体撮像素子は約１０００ ｎｍ付近の波長まで感
度を持つため、カラー・テレビジョン等の撮像素子とし
て用いる場合には、赤、赤外等は人間の目に白色として
感じさせる。そこで、従来より、人間の目で感じる波長
の光のみを入射させるため、撮像素子の前面にＩ Ｒフ
ィルタを取り付けるとともに、第２図に示すように、ｎ
形シリコン基板（不純物ｇｋ度〜５Ｘ １０”ｃｒｎ”
）６１上にＰ形つェル（不純物濃度〜２ Ｘ １０”
ｃｍ ”）６２を形成して、Ｉ Ｉｔフイ、ＴＩ／り
で阻止できなかった赤、赤外等の長波長の光によるｔ（
ｄｒを基板６１内のホールでや）結合させ吸収している
。実際には、第２図に示すように、１つの大きな基＆６
１上に複数のウェル６２ 、６２’、 ６２“を形成し
、それらの中の大きなウェル６２内に多数のＭＯＳ）う
／ジスタ（６３，６４，６５）あるいはホトダイオード
１０をマトリクス状に配置し７て撮像素子群とし、別の
ウェル６２’、６２’内には垂直と水平の走食向路ある
いは電荷転送回路のトランジスタやダイオードを配置し
、かつ周辺からホトダイオードのＰ形つェル電位を制御
している。
′電性に変換されるのに対し、波長の長い赤、赤外等の
光は領域３の奥まで入射されて電荷に変換される。とこ
ろで、人間の目は、はぼ７００ｎｍ伺近の波長まで感度
を持ち、それ以上のＶ長に対しては反応しないか、第１
図の固体撮像素子は約１０００ ｎｍ付近の波長まで感
度を持つため、カラー・テレビジョン等の撮像素子とし
て用いる場合には、赤、赤外等は人間の目に白色として
感じさせる。そこで、従来より、人間の目で感じる波長
の光のみを入射させるため、撮像素子の前面にＩ Ｒフ
ィルタを取り付けるとともに、第２図に示すように、ｎ
形シリコン基板（不純物ｇｋ度〜５Ｘ １０”ｃｒｎ”
）６１上にＰ形つェル（不純物濃度〜２ Ｘ １０”
ｃｍ ”）６２を形成して、Ｉ Ｉｔフイ、ＴＩ／り
で阻止できなかった赤、赤外等の長波長の光によるｔ（
ｄｒを基板６１内のホールでや）結合させ吸収している
。実際には、第２図に示すように、１つの大きな基＆６
１上に複数のウェル６２ 、６２’、 ６２“を形成し
、それらの中の大きなウェル６２内に多数のＭＯＳ）う
／ジスタ（６３，６４，６５）あるいはホトダイオード
１０をマトリクス状に配置し７て撮像素子群とし、別の
ウェル６２’、６２’内には垂直と水平の走食向路ある
いは電荷転送回路のトランジスタやダイオードを配置し
、かつ周辺からホトダイオードのＰ形つェル電位を制御
している。
このため、従来より、固体撮像素子では、水平シェーデ
ィングおよび垂ぽスメアが生じて、性能を低下させてい
た。
ィングおよび垂ぽスメアが生じて、性能を低下させてい
た。
先ず、水平７エーデイングについて述べると、第３図に
示すように、ホトダイオード・アレーの中央部のウェル
電位■０は、等測的にウェル６２の横方向抵抗Ｒ−ｇ介
して外部のウェル電位Ｖｗに固定されることになる。そ
の結果、このウェル抵抗ｌ（とウェル・基板間容量Ｃで
決定される時定数により、ウェル電位■ｏは変動し、か
つ変動祉はダイオード・アレーの位置に依存することに
なる。
示すように、ホトダイオード・アレーの中央部のウェル
電位■０は、等測的にウェル６２の横方向抵抗Ｒ−ｇ介
して外部のウェル電位Ｖｗに固定されることになる。そ
の結果、このウェル抵抗ｌ（とウェル・基板間容量Ｃで
決定される時定数により、ウェル電位■ｏは変動し、か
つ変動祉はダイオード・アレーの位置に依存することに
なる。
例えば、δ■をドレイン６５に印加してＰ形つニＮ６２
との間で充電する場合、電極近辺のホトダイオードは直
ちに３■に追従するが、中央部のウェル電位■ｏはＣＲ
時定数によって徐々に電位■ｗとなるため、Ｐ ｎジャ
ンクションでは２．δ〜２．９■にしが′電位差が生じ
な℃・ことになる。したがって、これをＣ几Ｔに表示し
たときには、暗い場所が明るく写される。
との間で充電する場合、電極近辺のホトダイオードは直
ちに３■に追従するが、中央部のウェル電位■ｏはＣＲ
時定数によって徐々に電位■ｗとなるため、Ｐ ｎジャ
ンクションでは２．δ〜２．９■にしが′電位差が生じ
な℃・ことになる。したがって、これをＣ几Ｔに表示し
たときには、暗い場所が明るく写される。
次に、垂直スメアについて述べると、ウェル６２上のソ
ース領域６３とドレイン領域６５は同電位であり、また
両領域の間隔は約δμｍときわめて短い距離であるため
、ウェル６２内で発生した電荷は拡散することによりソ
ース領域（ｎ＋）６３に到達して蓄積されるべきところ
を、ドレイン領域（ｎ＋）６５にも到達してしまう場合
が生ずる。
ース領域６３とドレイン領域６５は同電位であり、また
両領域の間隔は約δμｍときわめて短い距離であるため
、ウェル６２内で発生した電荷は拡散することによりソ
ース領域（ｎ＋）６３に到達して蓄積されるべきところ
を、ドレイン領域（ｎ＋）６５にも到達してしまう場合
が生ずる。
ウェル６２内電荷のソース、あるいはドレインまでの走
行距離は、いずれも３〜４μｍと同一であるため、ドレ
イン領域５に到達すると、（′ｇ号電荷がなくても読出
し線に電流が流れてしまい、ｃ ａ’ｉ’■面上に白線
が走ることになる。
行距離は、いずれも３〜４μｍと同一であるため、ドレ
イン領域５に到達すると、（′ｇ号電荷がなくても読出
し線に電流が流れてしまい、ｃ ａ’ｉ’■面上に白線
が走ることになる。
以上、固体撮像素子の水平シェーディングと垂直スメア
についての不都合を説明したが、これは一般の半導体装
置にも適合する問題である。例えば、メモリ素子では、
従来、工３形シリコン基板上にｎ）ｗ！を、あるいはｎ
形シリコン基板上のＰ形つェル内にｎ ｔ＊を、それず
れ形成しているが、α線が蓄積部に入射することにより
それが電荷に変換されて蓄積部にその電荷が拡散される
結果、蓄積された内容が変化して誤動作を引き起すとい
う問題がある。
についての不都合を説明したが、これは一般の半導体装
置にも適合する問題である。例えば、メモリ素子では、
従来、工３形シリコン基板上にｎ）ｗ！を、あるいはｎ
形シリコン基板上のＰ形つェル内にｎ ｔ＊を、それず
れ形成しているが、α線が蓄積部に入射することにより
それが電荷に変換されて蓄積部にその電荷が拡散される
結果、蓄積された内容が変化して誤動作を引き起すとい
う問題がある。
発明の目的
本発明の目的は、上記のような従来の問題を解決するた
め、固体撮像素子の場合には水平シェーディングや垂直
スメアによる疑似信号を抑圧し、メモリ素子の場合には
α線による誤動作を防止することが可能な半導体装置を
提供することにある。
め、固体撮像素子の場合には水平シェーディングや垂直
スメアによる疑似信号を抑圧し、メモリ素子の場合には
α線による誤動作を防止することが可能な半導体装置を
提供することにある。
本発明の半導体装置は、半導体装直り主表面領域におい
て、その表面層を該表面層下の半導体層と同専′亀形と
し、かつ上記表面層の＃度を上記半導体層の不純物濃度
よりも高くすることに特徴がある。
て、その表面層を該表面層下の半導体層と同専′亀形と
し、かつ上記表面層の＃度を上記半導体層の不純物濃度
よりも高くすることに特徴がある。
発明の実施例
第４図は、本発明の実施例を示す半導体装置の断面図で
ある。
ある。
この場合は、固体撮像装置数のホトダイオード・アレ一
部におけろ１画素のｌす１向構造を示している。
部におけろ１画素のｌす１向構造を示している。
７１はＰ形シリコン基板（不純物法↓度、約５×１０１
４ｃｍ”）であり、７２は基板１よりも高娠度（不純物
濃度、約６ Ｘ Ｉ Ｏ”ｃｍ−’ ）のＰ形つェル層
である。６３は垂直スイッチＭ （Ｊ Ｓ トランジス
タのソース、およびホトダイメートとなるｎ十拡散層で
あり、６４．６５はそれぞれグー１−電極用多結晶シリ
コンと、ドレイ／用ｎ十拡散層である。
４ｃｍ”）であり、７２は基板１よりも高娠度（不純物
濃度、約６ Ｘ Ｉ Ｏ”ｃｍ−’ ）のＰ形つェル層
である。６３は垂直スイッチＭ （Ｊ Ｓ トランジス
タのソース、およびホトダイメートとなるｎ十拡散層で
あり、６４．６５はそれぞれグー１−電極用多結晶シリ
コンと、ドレイ／用ｎ十拡散層である。
また、６６．６７は、それぞれゲート酸化膜とフィール
ド酸化膜である。
ド酸化膜である。
第３図の従来の構造が基＆（ｎ）６１と逆導電形のウェ
ル（Ｐ）６２を形成しているのに対して、本発明では、
第ヰ図に示すように、基板ＣＰ） ７１と同導電形で菌
濃度のウェル（Ｐ十）７２を形成することにより、シェ
ル抵抗を下げ、かつ垂直スメアを抑圧することができる
。
ル（Ｐ）６２を形成しているのに対して、本発明では、
第ヰ図に示すように、基板ＣＰ） ７１と同導電形で菌
濃度のウェル（Ｐ十）７２を形成することにより、シェ
ル抵抗を下げ、かつ垂直スメアを抑圧することができる
。
第４図では、ウェル７２の電位は同導電形の基板７１を
介して表面より直接とることができ、したがって第３図
の従来構造のような横方向の抵抗Ｒがなくなるため、Ｃ
Ｒ時定数は極小となり、ウェル電位変動を小さく、かつ
均一にすることができる。
介して表面より直接とることができ、したがって第３図
の従来構造のような横方向の抵抗Ｒがなくなるため、Ｃ
Ｒ時定数は極小となり、ウェル電位変動を小さく、かつ
均一にすることができる。
第５図は、第４図におけるＡ −Ａ’上のポテンシャル
を示す図である。
を示す図である。
範囲１１が基板７１０部分であり、範囲１２がウェル７
２の部分であり、範囲１３がｎ十拡散層６３の部分であ
る。ｎ十拡散層６３はビデオ・バイアｘＶｙにリセット
されており、基＆７１の電位はＶｗ（通常はアース電位
）に固定されている。
２の部分であり、範囲１３がｎ十拡散層６３の部分であ
る。ｎ十拡散層６３はビデオ・バイアｘＶｙにリセット
されており、基＆７１の電位はＶｗ（通常はアース電位
）に固定されている。
前述のように、カラー用固体撮像素子に有効な可視光領
域の光によって変換された信号電荷は主として表面に近
い領域１２．１３で発生し、ｎ＋拡散層６３の尚ポテン
シャル部に蓄積される。一方、艮波長の近赤外光領域の
光によって変換された信号室・荷は、央深くまで入射す
るため領域１１でも発生する。この電荷が拡散によって
、領域１３の高ポテンシャル部に到達する際に、垂直ス
メアという擬似信号になる。しかし、本発明の半導体装
置では、第５図に示すように、ウニ／Ｉ／７２の不純物
濃度を基板７１よりも高くしであるため、次式で示すよ
うな電子に対するポテンシャル障壁Ｖ Ｐ Ｂが形成さ
れ、これによって不を電荷の拡散が抑圧される。
域の光によって変換された信号電荷は主として表面に近
い領域１２．１３で発生し、ｎ＋拡散層６３の尚ポテン
シャル部に蓄積される。一方、艮波長の近赤外光領域の
光によって変換された信号室・荷は、央深くまで入射す
るため領域１１でも発生する。この電荷が拡散によって
、領域１３の高ポテンシャル部に到達する際に、垂直ス
メアという擬似信号になる。しかし、本発明の半導体装
置では、第５図に示すように、ウニ／Ｉ／７２の不純物
濃度を基板７１よりも高くしであるため、次式で示すよ
うな電子に対するポテンシャル障壁Ｖ Ｐ Ｂが形成さ
れ、これによって不を電荷の拡散が抑圧される。
ここで、ｋはボルツマン定数、ｌ゛は絶対温度、ｑは′
屯荷素址、ｎｐはウェル層の不純ｖ／Ｊ濃度、ｎＢは基
板の不純物濃度である。
屯荷素址、ｎｐはウェル層の不純ｖ／Ｊ濃度、ｎＢは基
板の不純物濃度である。
このＶＰＢは、大きな値である程、不要電荷の拡散を抑
圧できるが、接合谷ｍｌやトランジスタの基板効果定数
が大きくなる等の効果も発生するので、これらとの兼ね
合いで領域１１．１２．つまり基板１とウェル２の不純
物濃度を決定すればよ（・。
圧できるが、接合谷ｍｌやトランジスタの基板効果定数
が大きくなる等の効果も発生するので、これらとの兼ね
合いで領域１１．１２．つまり基板１とウェル２の不純
物濃度を決定すればよ（・。
１よお、上記の不要電荷の拡散を抑圧するための抑圧効
果Ｓは、次式で表わされる。
果Ｓは、次式で表わされる。
ＶＰＢ
Ｓ＝ＣＸｅｋＴ ・・・・・・・・・・・
・（２）ここで、Ｃは比例定数である。
・（２）ここで、Ｃは比例定数である。
本実施例では、約５５ ｍＶの電位障壁ＶＰＢが形成さ
れており、垂直スメアの抑圧効果Ｓは、障壁のない場合
に比べて約３倍の値が得られる。
れており、垂直スメアの抑圧効果Ｓは、障壁のない場合
に比べて約３倍の値が得られる。
このように、第４図の構造を固体撮像装置に適用すれば
、ウェル電位の変動による水平シェーディングをなくす
ことができるとともに、垂直スメアによる擬似信号を抑
圧できる。
、ウェル電位の変動による水平シェーディングをなくす
ことができるとともに、垂直スメアによる擬似信号を抑
圧できる。
なお、第Φ図の構造の半導体装置をｎＭＯｓメモリに適
用した場合、にも、電位障壁によってα線による電荷の
拡散が抑圧されるので、誤動作が格段に減少する。
用した場合、にも、電位障壁によってα線による電荷の
拡散が抑圧されるので、誤動作が格段に減少する。
弗０図は、本発明の他の実施例を示す半導体装置の断面
構造図である。
構造図である。
高娘度Ｐ形シリコン基板２０（不純物濃度〜１Ｑ１６（
ｉ”以上）上に形成されたＰ形不純物濃度／ｍ２１（例
えは、エピタキシャル成長法により形成）内に、本発明
の同導電形ウェル２２をｊＶ成する。ウェル２２は不純
物濃度層２１よりも高濃度のＰ形不純物層である。
ｉ”以上）上に形成されたＰ形不純物濃度／ｍ２１（例
えは、エピタキシャル成長法により形成）内に、本発明
の同導電形ウェル２２をｊＶ成する。ウェル２２は不純
物濃度層２１よりも高濃度のＰ形不純物層である。
６３〜６７は、第４図と同じであって、それぞれソース
およびホトダイオードとなるｎ十拡散層６３、ゲート電
極用多結晶シリコン６４、ドレイン用ｎ＋拡散層６５、
ゲートｍ化膜６６、およびフィールド酸化膜６７である
。
およびホトダイオードとなるｎ十拡散層６３、ゲート電
極用多結晶シリコン６４、ドレイン用ｎ＋拡散層６５、
ゲートｍ化膜６６、およびフィールド酸化膜６７である
。
第６図の実施例では、高函度基板２ｏであるため基板抵
抗を小さくすることができ、かつ基板２゜内で発生した
電荷は基板２０内で殆んど再結合されて、消滅してしま
うので、Ｐ形不純物碗度層２１へ拡散する不要電荷を低
減することができる。。
抗を小さくすることができ、かつ基板２゜内で発生した
電荷は基板２０内で殆んど再結合されて、消滅してしま
うので、Ｐ形不純物碗度層２１へ拡散する不要電荷を低
減することができる。。
第７図は、本発明を適用した固体撮像装置の回路構成図
である。
である。
３１はホトダイオード、３２は垂直スイッチＭＯＳトラ
ンジスタ、３３は水子スイッチＭＯ８）２ンジスタ、３
４は出力線、３５．３６は垂直走査回路、水平走査回路
である。
ンジスタ、３３は水子スイッチＭＯ８）２ンジスタ、３
４は出力線、３５．３６は垂直走査回路、水平走査回路
である。
ホトダイオード・アレーが配置４されるＰ影領域３７は
、Ｐ形不純物層表面より市議度のウェル内に形成される
必要があるが、他の領域３８，３９゜４ｏは高濃度領域
３７と同じ領域に形成してもよく、あるいはＰ形不純物
層表面に形成してもよく、または別の尚濃度領域内に形
成ｌ−でもよい。
、Ｐ形不純物層表面より市議度のウェル内に形成される
必要があるが、他の領域３８，３９゜４ｏは高濃度領域
３７と同じ領域に形成してもよく、あるいはＰ形不純物
層表面に形成してもよく、または別の尚濃度領域内に形
成ｌ−でもよい。
第８図は、本発明の素子を適用した他の固体撮像装置の
回路構成図である。
回路構成図である。
Ｐ形不純物層表面より高濃度のＰ形不純物層領域４１内
に、ホトダイオード・アレーを形成している。垂直定食
回路領域４２、水平読出し回路（電荷転送素子）領域４
４、結合回路領域４６′等の領域は、上記領域４１と同
じ領域に形成してもよ（、あるいは別の高濃度Ｐ形不純
物層に形成してもよい。
に、ホトダイオード・アレーを形成している。垂直定食
回路領域４２、水平読出し回路（電荷転送素子）領域４
４、結合回路領域４６′等の領域は、上記領域４１と同
じ領域に形成してもよ（、あるいは別の高濃度Ｐ形不純
物層に形成してもよい。
なお、第７図は、ＸＹ子アドレス走査形ＭＯ８方式）の
固体撮像装置であり、第８図と第９図は電荷転送形（Ｃ
ＣＤ方式）の固体撮像装置である。
固体撮像装置であり、第８図と第９図は電荷転送形（Ｃ
ＣＤ方式）の固体撮像装置である。
第９図は、木蝋間欠通用したさらに他の固体撮像装置の
回路構成図である。
回路構成図である。
４１．４２．４−４は第８図と同じであり、５６は増幅
回路を内蔵した結合回路領域である。Ｐ形不純物層表面
により高濃度のＰ形不純物層領域４１内に、ホトダイオ
ード・アレーな形成する。
回路を内蔵した結合回路領域である。Ｐ形不純物層表面
により高濃度のＰ形不純物層領域４１内に、ホトダイオ
ード・アレーな形成する。
以上は固体撮像装置に本発明の半導体装置を適用した場
合であるが、全（同じようにして、本発明をメモリ装置
にも適用することができる。
合であるが、全（同じようにして、本発明をメモリ装置
にも適用することができる。
パッケージから放射されたα線がメモリ装置の基板内を
走行すると、これが電荷に変換されて拡散し、読出し線
に流れ出てしまうが、本発明では、メモリ蓄積部からｎ
土層への電荷の拡散を、面濃度不純物層による電位障壁
により抑圧するため、誤動作か減少する。
走行すると、これが電荷に変換されて拡散し、読出し線
に流れ出てしまうが、本発明では、メモリ蓄積部からｎ
土層への電荷の拡散を、面濃度不純物層による電位障壁
により抑圧するため、誤動作か減少する。
なお、各実施例では、Ｐ形半導体基板な用いてｎ＋Ｊ＜
ｄでｎＭＯ８）ランジスタのソース・ドレインを形成し
ている場合を説明したが、ｎ形半導体基板を用いてＰ＋
層でｉ’ＭＯ８）ランジスタを形成する場合、つまり逆
の電荷（正孔）を扱う固体撮像素子やＩＶＩ ＯＳメモ
リの場合でも、本発明の効果は同一である。
ｄでｎＭＯ８）ランジスタのソース・ドレインを形成し
ている場合を説明したが、ｎ形半導体基板を用いてＰ＋
層でｉ’ＭＯ８）ランジスタを形成する場合、つまり逆
の電荷（正孔）を扱う固体撮像素子やＩＶＩ ＯＳメモ
リの場合でも、本発明の効果は同一である。
発明の詳細
な説明したように、本発明によれば、表面層をその直下
の半導体層と同導電形にするとともに、表面層濃度をそ
の半導体層の不純物濃度よりも篩くしたので、基板を介
して表面より電位電極を取付けることができ、またポテ
ンシャル障壁なノ１多成して電荷の拡散を抑圧でき、固
体撮像素子に対しては水平シェーディング、垂直スメア
を減少することができ１、またメモリ素子に対しては、
α線による誤動作を減少することができる。
の半導体層と同導電形にするとともに、表面層濃度をそ
の半導体層の不純物濃度よりも篩くしたので、基板を介
して表面より電位電極を取付けることができ、またポテ
ンシャル障壁なノ１多成して電荷の拡散を抑圧でき、固
体撮像素子に対しては水平シェーディング、垂直スメア
を減少することができ１、またメモリ素子に対しては、
α線による誤動作を減少することができる。
第１図は固体撮像素子の原理説明図、第２図は従来の固
体撮像装置の斜視図、第３図は水平シェーディングの説
明図、第４図は本発明の実施例を示す半導体装置の断面
構造図、第５図は第４図におけるＡ −Ａ’上のポテン
シャル図、第６図は本発明の他の実施例を壓す半導体装
置の断面構造図、第７図、第８図、第９図（まそれぞれ
本発明を適用した固体撮像装置の回路構成図である。 １ 、２０ ：基板、２．２２：高濃度ウェル、２１：
不純物濃度層、３：垂直スイッチＭＯ８）ランジスタの
ソース、ホトダイオードとなるｎ十拡散層、４二ゲート
電極用多結晶シリコン、５ニドレイン用ｎ十拡散層、６
：ゲーｈ Ｉ＆化膜、７：フィールド酸化膜 特許出願人 株式会社日立製作所 代理人弁理士銭村雅俊 第 １ 図 第 ２ 図 ］ｎ 第３図 Ｗ 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 ト４４ 」 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０）発 明 者 増原利明 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
体撮像装置の斜視図、第３図は水平シェーディングの説
明図、第４図は本発明の実施例を示す半導体装置の断面
構造図、第５図は第４図におけるＡ −Ａ’上のポテン
シャル図、第６図は本発明の他の実施例を壓す半導体装
置の断面構造図、第７図、第８図、第９図（まそれぞれ
本発明を適用した固体撮像装置の回路構成図である。 １ 、２０ ：基板、２．２２：高濃度ウェル、２１：
不純物濃度層、３：垂直スイッチＭＯ８）ランジスタの
ソース、ホトダイオードとなるｎ十拡散層、４二ゲート
電極用多結晶シリコン、５ニドレイン用ｎ十拡散層、６
：ゲーｈ Ｉ＆化膜、７：フィールド酸化膜 特許出願人 株式会社日立製作所 代理人弁理士銭村雅俊 第 １ 図 第 ２ 図 ］ｎ 第３図 Ｗ 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 ト４４ 」 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０）発 明 者 増原利明 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (3)
- （１）半導体装置の主表面領域において、該主表面領域
の表面層を該゛表面層下の半導体層と同導電形とし、か
つ該表面層の濃度を上記半導体層の不純物濃度よりも高
くすることを脣徴とする半導体装置。 - （２）前記表向層は、Ｐ形シリコン基根上に形成され、
該基板よりも高不純物線度のＰ形つェル層であることを
特徴とする％ ｉｆ Ｍ求の範囲第１項記載の半導体装
置。 - （３）前記表面層は、高濃度Ｐ形シリコン基板上に形成
されたＰ形不純物濃度層内に形成されるＰ形つェル層で
あることを特徴とする請求 第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144040A JPS5934657A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144040A JPS5934657A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5934657A true JPS5934657A (ja) | 1984-02-25 |
Family
ID=15352915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144040A Pending JPS5934657A (ja) | 1982-08-20 | 1982-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934657A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108324U (ja) * | 1984-12-21 | 1986-07-09 | ||
| JP2002110955A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | Ｃｍｏｓイメージセンサ及びｃｍｏｓイメージセンサの製造方法 |
| JP2009158988A (ja) * | 2004-05-06 | 2009-07-16 | Canon Inc | 光電変換装置及び撮像システム |
-
1982
- 1982-08-20 JP JP57144040A patent/JPS5934657A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108324U (ja) * | 1984-12-21 | 1986-07-09 | ||
| JP2002110955A (ja) * | 2000-09-28 | 2002-04-12 | Nec Corp | Ｃｍｏｓイメージセンサ及びｃｍｏｓイメージセンサの製造方法 |
| JP2009158988A (ja) * | 2004-05-06 | 2009-07-16 | Canon Inc | 光電変換装置及び撮像システム |
| US7737519B2 (en) | 2004-05-06 | 2010-06-15 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
| US8546902B2 (en) | 2004-05-06 | 2013-10-01 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
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