JPS5935232A - プロセサとデジタル伝送手段との間の多重通信インタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、ＰＣＭ回路網によって相互接続された　゛ゾ
ロセサ間のデータ伝送に関し、特に、プロセサとデジタ
ル伝送手段との間の多重通信インタフェースに関する。

デジタル切替装置内で動作する緩結合型の多重プロセサ
システムにおいて、・ぐケラト切替を取扱（９） う４ゾロセサシステムあるいは多重プロセサシステムに
おいて、そして一般にＰＣＭ回路網で７つのプロセサが
外部又は他のプロセサとメツセージを交換する時におい
て、既定の対話プロトコルによって記憶装置から伝送さ
れるデータ又はその逆のデータを通すために、ＰＣＭ回
路網に対する双方向ケ９−トが必要である。このような
経路にはＰＣＭの乙ｌＩ−にビット／秒の回路網によっ
て提供されるチャンネルの使用が適当である。

／方においては、例えば・にケラト切替領域において動
作する緩結合型のマルチプロセサ・システムの場合にお
いて、多数の上記経路を取り揃えることは大切なことで
ある。この場合に、各プロセサは、外部や多数のチャン
ネルから成る他のプロセサへの通信経路から伝送されて
来るデータあるいはそれ等へ伝送するデータにアクセス
するためのダートが必要である。他方においては、上記
ダートの数が犬である場合、現在の技術では多くの問題
がある。実際、各デートはプロセサにとってかたり複雑
々型式の周辺装置として働らく。主と（１０） して多数のダートがある時に、それはプロセサが取扱う
ことのできない最低レベルの通信プロトコルを取扱わな
ければなら々い。それは実に多くの反復作業を伴う。

周辺装置とプロセサのメモリとの間のデータ交換は種々
の方法で行うことができる。例えば検出線、割込みによ
る直接メモリ・アクセスである。

検出線および割込みの手順は、全体を画伝送方向にする
ために、周辺装置の中へバイトあるいはメツセージ単位
の格納場所を提供し、又はＦＩＦＯあるいは２重アクセ
ス型メモリの中にも格納場所を提供する。

検出線の動作の場合、インタフェース内の・ぐイト単位
のデータ格納装置は、格納動作が多い場合は不便である
。プロセサは継続的に、送信準備中および受信されたデ
ータのテストを実行すると共に、回線状態の制御をも行
わなければならない。

テスト結果が正しければその後バイト転送命令が続　く
　。

上記の場合更に、メツセージ単位のデータを格納するた
めには、各インタフェースは、チャンネルの完全使用を
保証するために２つの発信メツセージと２つの来信メツ
セージを格納するに十分なメモリを備えなければならな
い。それに、来信メツセージのテストは、メツセージが
短かい時に不用の待ちを避けるためにかなり頻繁に行わ
なければなら々い。

割込手順の使用において、もし格納すべきデータがバイ
トに構成されているならば、通信量が最高である間は割
込要求に応することは困難であり、もしデータがメツセ
ージに構成されているならば、格納が厄介である。テス
トを止めると、プロセサの構造に制限される数の多くの
割込元を導入することになる。上記の技法によれば、も
し多数の出力ダートを通ってメツセージを送るとすれば
、プロセサによってそれぞれのバッファへ転送されなけ
ればならない。もしメツセージを７つのケ９−トから他
のデートへ転送するとすれば、まず入カパッファからメ
モリへ転送され、そしてメモリから出力バッファへ転送
されなければならない。更に、出カバ、ファは、十分々
容量が々く、特にＦＩＦＯ型のメモリであるならば、チ
ェック待ちのためにメツセージを保持することができな
い。

「直接メモリ・アクセス」の技法を使用すれば、周辺装
置にデータ格納装置は不用である。これは、各入力チャ
ンネル用に適当なメモリ領域をあらかじめ設定しなけれ
ばならないけれども、有利である。このメモリ領域はプ
ロセサによって時間毎に割当てられ、メツセージを受は
入れる用意がされる。しかしプロセサが対応すべき、・
ぐスへのアクセス要求の数は、特にラッシュ時には、非
常に大きい。この方法では、プロセサが最大の処理容量
を提供すべき時の真最中に力をさかれ、メツセージ・バ
ッファの制御までも制御しなければならない。その上、
受信あるいは送信される完全なメツセージに関する情報
に必要な割込元の数（またはテストの数）は減らない。

上述の各場合において、回線上にあるインタフェースが
良好に機能するよう制御し得る見込みはない。しかしチ
ャンネルの使用は、テスト期間中（／３） は中断される。

（目的） 本発明は、上記の欠点を除去し、プロセサに既に前処理
された完全なメツセージを供給することによって、乙４
１Ｋビット／秒のＰＣＭ　３２チヤンネルに相当する２
、ＯＩＩ−ｇＭビット／秒のデータ流を処理する能力の
ある、プロセサとデジタル伝送手段間の多重通信インタ
フェースの上記問題を解決することを目的とする。

（効果） 本発明により、プロセサ間の完全メツシー型構成および
メツセージやパケットの発信元間の星形構成テＰＣＭ回
路網を使用することができ、あるいは、チャンネル０が
同期情報の伝送に使用されていなイ時ハ、それによって
アドレスを運んでチャンネルを切替えて使用することが
できる。

本発明のインタフェースは、プロセサのメモリから又は
メモリへの転送に関する仕事の７部をオーバーフローが
起こらないように遂行する。特に、それは、ＣＣＩＴＴ
のＸ２！；、Ｘ２７およびｎ、７のよ（／ｕ） ウナ、ＨＤＬＣ型のプロトコルの、パケット切替に関係
シない、レベル／とレベルノの７部とを実行し、また一
般に、上記プロトコルと両用性のあるフレーム・フォー
マントを使用しているいかなる型式のプロトコルをも実
行する。

単一の論理回路によって３２の経路を制御するので、全
ての目的に対して単一の周辺装置を見るプロセサから又
はそのプロセサへのデータ転送の単一点がある。データ
交換は共通の１２ポート型（ｂｊ−ｐｏｒｔ　ｔｙｐｅ
　）　ｊのメモリ領域を経て好適に実施され、インタフ
ェースの論理回路は単一のケ８−トからの全チャンネル
について、入力および出力チャンネルと衝突することな
く、上記メモリ領域をアクセスする。そのメモリは、メ
ツセージ・バッファであり、チャンネルによってではな
く処理する実際の通信量（トラフィック）によって大き
さを決めることができる。

単一のバッファを有する単一のインタフェースは、分離
したインタフェースでは不可能な融通性のある使用を提
供する。更に、もしチャンネルの７つがＰＣＭ回路網に
よってそれ自身に接続されたならば、プロセサは全くサ
ービスの中断をすることなく、その時得られたループに
よって全論理装置の動作を制御することができる。

（構成） 本発明は、データ通信システムに属する３２チヤンネル
の乙ｔキロビット／秒の２０Ｍ群のように、プロセサの
周辺装置として動作する、プロセサとデジタル伝送手段
との間の多重通信インタフェースを提供する。この多重
通信インタフェースは、高レベル型の対話手順によって
、メツセージとして組立てられたデータの交換をするた
めに使用可能な、プロセサと他のノードとの間の双方向
通信経路として、群のチャンネルを制御することができ
、下記のものを含む。

（１）　　入チャンネルの同時処理のための、第１の複
数の回路。

（２）　　出チャンネルを発生するための、第２の複数
の回路。

（３）　　上記第１の複数の回路から到着した情報を臨
時に格納し、マイクロプログラムで組まれた論理装置か
ら到着した情報を、上記第２の複数の回路へ転送するた
めの第３の複数の回路。

（４）　　ノンセージを格納し、プロセサとメツセージ
の交換を行うための第≠の複数の回路。

（５）出入するメツセージのメモリの割当てを制御し、
メモリからのデータを伝送回路へ、受信回路からのデー
タをメモリへ実時間で転送し、受信あるいは送信された
メツセージの有意ビットを計数し、各メツセージのビッ
ト数と、使用する対話手順の規則との両立性をチェック
し、プロセサに対してメツセージの受信の生起、通信経
路上の事象およびそれ等の転移を信号で知らせ、通信経
路、通信経路の変更、送信すべきメツセージを入れるた
めのメモリ領域の使用可能性、ゼロ詰めメツセージの濾
過と発生を可能にしあるいは禁止するメツセージの伝送
命令のような、プロセサから来る指令を翻訳し実行する
ことのできる、高速マイクロプログラム論理装置。

（／７） （実施例〕 以下、図面を参照しながら実施例について詳細に説明す
る。

以下に説明するインタフェースは、プロセサと直列２，
０４ｔｇＭビット／秒のＰＣＭ群との間に置かれ、回路
とプロセサの間の双方向通信路のような、３２の入およ
び出チャンネルを処理する。インタフェースに対して、
２つの伝送方向は、各チャンネルについて、お互いに独
立である。

プロトコルＸ２に、Ｘ７ｊが使用されている場合、３２
チャンネル全部が同時に活動可能であり、インタフェー
スは両方向とも、群の容量に応する最大通信量を取扱う
ことができる。

反対に、プロトコルｎ、７が使用されている場合は、イ
ンタフェースによって遂行される動作がより複雑となる
ため、同時に活動し得る双方向性チャンネルの数は／乙
に限定される。上記／乙チャンネルは、３２のうちから
選定され、動作中であっても、インタフェースを新設す
ることなく変更することができる。

／／？） ７つの動作から他への通路は、２つのマイクロプログラ
ムの内の７つを選定する手動スイッチを操作することに
よって得られる。いずれの場合共、他方のスイッチによ
りチャンネル０および／乙について透明（トランス被ア
レント）な動作を行うことができる。この場合、各ＰＣ
Ｍフレームにおいて、これ等の着信したチャンネルの内
容は、動作を施されることなく、メモリのλつの固定位
置へ単に転送されるたけである。反対に、メモリの別の
２つの固定位置の内容が、各開始フレームのチャンネル
０・お゛よび／乙へ転送される。

インタフェースは、第１の概略ブロック図のように、ｊ
つの動作ブロックからなる。

主ブロックの構成を詳細に説明するに先立ち、全体的な
インタフェースの動作特性を一般的に述べる。

ブロックＤＳＣは、プロセサのパス≠を経てデータ、信
号、および指令を交換する領域であり、つぎの回路を含
む。

（１）　　容量３λキロ語を有する、時分割アクセスの
、高速の２ポートのメモリパンク（第２図のＲＡＭ　）
。このメモリ領域の大部分はメツセージあるいはパケッ
トの格納に当てられる。この目的のため、メモリパンク
は理想的にセクタに分割されており、その中へ入あるい
は出の・やケラト又はメツセージが格納される。メモリ
領域の残りの部分は、パンク全体を制御する作業表や論
理装置のレジスタを含む。セクタへの分割や作業表の数
は、インタフェース自身によって初期設定のときに行わ
れ、それ等はノつの動作型式によって異なる。

メツセージ−セクタはチャンネルに対して動的に割当て
られ、それ等の各々は、受信および送信のそれぞれの時
に使用可能である。セクタの始めの語は、源チャンネル
又はメツセージの宛先と、それを構成するビット数を含
む。セクタ内のメツセージは、フラグ、ゼロ詰め語（ｓ
ｔｕｆｆｉｎｇ　）および巡回冗長符号（Ｃｙｃｌｉｃ
　ｒｅｄｕｎｄａｎｃｙ　ｃｏｄｅ　）は含まない。

（２）　　メツセージを伝送又は受信するための信号を
発するＦＩＦＯメモリ（第２図のＲＦＭ　）。これは、
プロセサによって、その周辺装置の７つの普通のレジス
タとしてアクセスされる。以下その周辺装置のレジスタ
０という。このメモリはプロセサによって読出し専用で
あり（ａ）メツセージを送信しあるいは受信したセクタ
の数（ｂ）受信／送信ビットおよび（ｃ）伝送又は受信
動作上実行された制御の結果の符号を運ぶ。

（３）　　中央の論理回路をチャンネルに転移するため
の信号を発するＦＩＦＯメモリ（第２図のＲＦＳおよび
ＡＢＩ　）。これもプロセサにとってはレジスタと考え
られ、プロセサによって読出しのみがなされ、以下これ
をレジスタノという。

（４）　　プロセサからの指令のレジスタ（第２図のＲ
ＯＭ　）。レジスタ≠と呼ばれ、プロセサによって書込
みのみがなされる。これはプロセサの指令コードおよび
関連情報（セクタ数又はチャンネル数、または割込みを
発生するための新しい動作可能チャンネルの状態）を運
ぶ。

（５）　　プロセサが使用可能なセクタを示すレジスタ
（第２図のＲＲＣ）。これはレジスタ乙と呼ばれ、プロ
セサによって読出しのみなされる。これは、要求によっ
てインタフェースが使用可能にするセクタの数を運ぶ。

（６）　　上記≠つのレジスタの各々との関連で割込み
を発生する回路（第２図　ＬＩＲＡ　）。これはプロセ
サによって独立に動作可能にされ得る。おのおののレジ
スタは、プロセサによって書込まれるレジスタ≠の「受
信データ」ビットがレジスタ乙に与えられると、「デー
タ準備完了ｊピットを出す。

レジスタ０および２　（ＦＩＦＯ）の読出しにより、割
込可能の指示を除き、情報は自動的に取消される（この
指示はプロセサによってレジスタ≠に乗せられ、自動的
にレジスタノへ転送される）。

（７）　　マイクロプログラム制御された回路（第λ図
ＬＧＡ　）。これは上記メモリの構成要素へのアクセス
を制御する。

ブロックＬＭＴは、メモリと回線の回路との間の高速転
送およびデータ流の制御のための、マイクロプログラム
された論理装置であり、下記の部分から成る。

（１）　　パイプライン・レジスタを伴なうＦＲＯＭ（
第３図のＲＭＰ　）。これは、Ｘ２３．Ｘ７３および應
７のそれぞれのための２つのマイクロプログラムを内蔵
している。

（２）　　シーケンサ（第３図の５ＥＱ）、テストヲ受
けるビットのマルチプレクサ（第３図ＭＢＴ）、飛び越
しおよびマイクロプログラム・フラグのためのマルチプ
レクサ（第３図ＭＪＣ）から成る順序論理回路。これは
、７２２ナノ秒の周期で動作し、（ＰＣＭチャンネルの
数）倍でロックする（３２のマイクロ命令、期間≠マイ
クロ秒）。

（３）作業レジスタと、速度の理由で分離されている、
空いているセクタを示す表（フリーセクタ・テーブル）
を制御する論理装置とを伴なう、演算論理装置（第３図
ＡＬＵ　）。この装置によって使用される」二記表は、
既述のように！ポート・メモリの中に内蔵されている。

ブロックＢＴＴは、回線回路から到着する各チャンネル
毎の、信号のバッファ（第を図ＦＳＴ、　ＦＳＲ）およ
びキャラクタとして組立てられたデータのバッファ（第
≠図ＦＯＲ）を含む。これ等のバッファはＦＩＦＯ構成
であり、論理回路ＬＭＴが長時間の動作を実行しなけれ
ばならない時にレジスタとして働く（規則として、それ
等はメツセージの始めと終りに起る）０ システムのタイム・ベースＩｔ　ＰＣＭ群の、２．　ｏ
　＋　、ｒＭｌ（ｚに固定されたｆ、　／　９．２ＭＨ
ｚの発振器を使用し、特にデノタル切替回路網において
、インタフェースが接続されている場所で、それ等が使
用可能状態にある時、接続３から入力および出力同期信
号を受信する。そうでない場合は、クロックおよび同期
信号は、局部的に検出されたり発生されたりする。

ブロックＬＶＩおよびＬＶＯ（第３図および第乙図）は
、線／に入りて来るＰＣＭデータ流にビット単位で動作
する高速論理回路であり、それぞれ、線ノから出て行く
流れを発生する。それ等はいずれも、３つの部分に分割
される。すなわち能動論理回路、論理回路が動作する最
新のチャンネルの水平シフトレジスタ、群の他のチャン
ネルに関する状況を７時的に格納するための／連の垂直
シフトレジスタである。

出力ブロックＬＶＯはつぎの仕事を有する。

（１）「メツセージ開始」指令の認識 （２）　　フラグの発生 （３）　　送信すべきｇビットの要求 （４）詰込むゼロの挿入 （５）　　不充分動作があればそのチェ、り（６）　　
メツセージ終りおよび残りのバイトの長さの認識 （７）　　ＣＲＣの計算と伝送 （８）　　ＣＲＣのないメツセージ終了の命令があれば
その認識 （９）　　ＡＢＯＲＴ　、　　ＩＤＬＥ　％連続ＦＬＡ
Ｇ指令の認識と実行 （１０出チャンネルの最新の状態の要求に応する通信 入力ブロックＬＶＩはつぎの仕事を有する。

（１）　　メツセージ開始の認識 （２）　　フラグの認識 （）、５′） （３）受信したビットをｇビットフォーマットに組立て （４）詰込ゼロの除去 （５）　　オーバーランがあればそのチェック（６）　
　メツセージの終りおよび残りのバイトの長さの認識 （７）　　ＣＲＣチェック （８）　　ＡＢＯＲＴがあればその認識および転移の認
識（９）　　要求によって、入チャンネルの受信の禁止
および動作可能化。

（１０要求によって、入チャンネルの最新の状態を通信
する。

このブロックはまた、少くとも≠バイト長（Ｘ２、！；
−’Ｘ７！；）でなければならない受信メツセージ・フ
ォーマットをチェ、りする。プロトコル煮７を使用して
いる場合、「フラグ探索」の状態にあるチャンネルにも
バイトの到着を通信する。

さて、プロトコルＸ、２ｊ−Ｘ７５を使用する場合の、
インタフェースの動作について述べよう。

信号ＩＮＩＴがバス≠に現われると、インタフニー（２
乙） スは全ての入チャンネルの受信を禁止し、全ての出チャ
ンネルをＩＤＬＥ状態にセラ）　（”／″′を連続して
送信）する。それから、インタフェースは、２３乙の７
乙語からなる２ポートメモリのセクタ（第２図のＲＡＭ
　）を識別符号をつけ、そのセクタの最初のアドレスの
表（使用できるセクタの表）を作り、第１の使用できる
セクタに対する指示符号（，１？インク）と表の長さの
指標（インジケータ）をセットする。しかる後、それぞ
れ３．２のレジスタから成る６つの表を準備する。その
表の仕事は、入力と出力のチャンネル・セクタの関係づ
け、データセクタへの最新のポインタ、および送信又は
受信されたビット数の計数である。ここで、インタフェ
ースは、適当な割込みの動作可能状態を既に確立してい
るプロセサにより送られる指令を受ける（この指令の受
信は自動的に行われる）。

その後、プロセサは、７組の指令によって、適当な入チ
ャンネルを動作状態にさせ、適当な出力チャンネルを活
動（連続フラグの送信）させる（後者の動作は余計なこ
とかも知れない）。このようにして初期設定の段階は終
る。

ブロックＬＶＩは入チャンネルからのフラグの到着を検
出すると、後続のキャラクタを組立てる。

もしこれは依然としてフラグであるならば、ＬＭＴはそ
のチャンネルのアイドル状態から活動状態への通過を知
らせる。フラグの後で検出される、フラグと異なるキャ
ラクタすなわちＡＢＯＲＴは、ＬＶＩが論理回路ＬＭＴ
へ送る［メツセージの第１のにビット語」を意味する。

これはチャンネルと、その表の第１の使用可能セクタと
を関連づけ、そのｇビットのポインタを書込む準備をし
、セクタの第２の語力＼ら始まるにビットを乗せ（ロー
ド）、そしてｇビットの到着を記録する。ＬＶＩがｇピ
ットを組立てる時は常に、この動作をＬＭＴへ通信する
。

それによりＬＭＴはそれをメモリへ転送する。ＬＶＩは
、受信したポインタおよびビット数を更新し、この数が
メツセージに許された最大長を超えていないことを確認
する。それを行う時は常に、論理回路ＬＭＴはチャンネ
ルをセクタから切離し、後から受信されるｇピットを除
外し、し・ゾスタ０へ「不明なフレームのメツセージ終
了」の信号を送る。セクタは、それが切離しを必要とす
る迄、プロセサの処置待ちのまま残る。通常の場合、逆
に、メツセージ終了フラグが到着すると、ＣＲＣをチェ
ックし、最後のバイトの長さをチェックしくメツセージ
がｇビットの倍数でない時はいつも行う）、全部を「メ
ツセージ終了」信号をつけてプロセサへ通信する。上記
の情報により、ＬＭＴはセクタに格納されている実際の
有用なビット数を計算し、この数を源チャンネルを付し
てセクタの第１語に書込み、このセクタをチャンネルか
ら切離し、セクタ番号付きで１・やケ、ト受信」メツセ
ージを発生し、それをレジスタ０のプロセサに使用させ
る。

セクタは、チャンネルとの関連づけからプロセサによる
解放まで使用中（ｂｕｓｙ　）であり、その間、それは
プロセサの処理にゆだねられ、プロセサはそれを他のチ
ャンネルでのパケットの再伝送を要求する（第１語のチ
ャンネル符号を変更するだけで）ために、あるいはもう
７つのメツセージを伝送するために使用することもでき
る。

（２９） 受信の間にＡＢＯＲＴフラグが検出されたならば、対応
する信号がレジスタ！に乗せられ、受信データはオフに
して残され、そしてセクタは切離されて再び自由セクタ
と見なされる。Ｉ、ＶＩｉｆｆフラグ探索の状態を繰返
す。第１のメツセージのｇビットが到着すると、論理回
路ＬＭＴはもう自由なセクタを持っていないはずである
。この場合、メツセージはオフのままにされ、プロセサ
のための対応する信号がレジスタノに書込まれる。勿論
、その間プロセサが多数のセクタをインタフェースへ返
したとしても、メツセージ全体はオフのまま残される。

プロセサがフレームを放出する時、それが既にメモリ中
に存在しない場合（すなわち、それが他の群チャンネル
から到着した時）、それはインタフェースに自由なセク
タを要求し、インタフェースはそれに対して、セクタの
第１アドレスをテーブルから取去った後、レジスタ乙に
使用可能にさせることによって応答する（もしこれ以上
のセクタが使用できたいならば、それに相当する信号が
（２ｎ　） レノスタノに与えられる〕。プロセサは上記フレームを
上記セクタに乗せ、後に第１語にビット数と宛先チャン
ネルを書込む。

プロセサは適当なメツセージによって、セクタからの伝
送を要求する。インタフェースはその最初の語を読出し
、それと指示されたチャンネルとを関係づけ、対応表の
チャンネルに対応する位置にビット数を転送し、読出し
ポインタをセットシ、ＢＴＴを経由してブロックＬＶＯ
ヘメッセージ開始指令を送出する。もしＬＶＯが既にチ
ャンネルにフラグを送りつつあるならば、インタフェー
スは直ぐに送信すべき最初のｇビットを要求し、さもな
いときはフラグを発生してにビットを要求する。

その後、チャンネルがメツセージ伝送の状態にある時は
、ＬＶＯはその伝送前／　、２３　ｔｔ秒にｇビットを
要求する。各要求により、論理回路ＬＭＴはとビットを
転送し、ポインタを更新し、そして送信すべきビット数
を／減少する。後者の動作の結果が零に等しいか又は零
より小さい時、Ｋビット（あるいは残留バイト）の直後
に、論理回路ＬＭＴＮ：、ＬＶＯに対して、残留バイト
の長さの指示があればそれを付して、メツセージ終了の
信号を与える。

ＬＶＯは、一旦メッセーノ終了信号を伝送したら、計算
されたＣＲＣおよびフラグの伝送によってメツセージを
閉じる。

異なる指令がない限り、その後ＬＶＯはチャンネルを１
フラグ伝送」の状態に保持する。伝送の間にアンダーラ
ン（後述）状態が介入した時はいつテモ、ＬＶＯｉｄ　
ＡＢＯＲＴフラグをもってメツセージを閉じ、連続フラ
グの伝送に移る。

正確な又はアンダランによるメツセージ終了の信号は、
レジスタ０を経てプロセサへ通知される。

いずれの場合でも、チャンネルは、セクタから切離され
、プロセサにゆだねられる。

伝送間、ＡＢＯＲＴフラグは、プロセサの要求によって
も送られることができる。この場合、ＬＶＯはそれを伝
送し、連続フラグの伝送に移り、従ってそれ以上のにビ
ットは要求しない。いかなる時点においても、プロセサ
は出チャンネルをＩＤＬＥ又はＡＣＴＩＶＥ状態にセッ
トすることができ、入チャンネルを禁止又は動作可能に
することができる。プロセサがセクタの使用を終る時は
常に、適当な切離しの指令を付して、インタフェースへ
セクタ自体を返納する。

プロセサにとって、７つのチャンネルで新しい伝送を行
う前に、そのチャンネルにおいて「メツセージ伝送」の
信号を待機する義務がある（それが先行する伝送をＡＢ
ＯＲ’ｐ指令によって閉じていないならば）。プロセサ
は、つぎの方法によって、多数チャンネルで７つのセク
タの内容を同時に伝送すること（それが有用な時には）
を要求することができる。すなわち、チャンネル中筒１
であるという指示を有するセクタからの伝送の要求の後
、プロセサはその指示を変更し、再び伝送を要求する等
である。生起した伝送の了解はセクタに関し、チャンネ
ルには関しない。従ってこの場合それ等の了解は、もは
や一義的ではない。

つぎにプロトコルＡ７を使用した場合の、インタフェー
スの動作について説明する。指令ＩＮＩＴ（３３） が到着した時、入チャンネルの禁止と、出チャンでの°
′／″の連続送信に加うるに、インタフェースはメモリ
の初期設定を行う。特に、それは７９トのメツセージ・
セクタを抽出し前述したポインタのついた表を作る。各
セクタは７６０語からなる。

インタフェースは、出チャンネルのために、チャンネル
対セクタの関係表、ポインタの表、伝送するビット数の
表および状態語の表を準備し、入チャンネルのために関
係表、ポインタの表、受信されるビット数の表、状態語
の表および誤りカウンタの表を準備する。

その他に、インタフェースは、変りなく繰返されるゼロ
詰めおよび状態のメツセージの選別（フィルタリング）
および伝送動作のために、前取ってｊ語の３２セクタを
厳密に入チャンネルと関係づけ、≠語の６≠セクタを、
出チャンネルと２対ノで厳密に関係づけるよう処理する
。

チャンネルに関係する全ての表は常に、／乙チャンネル
のみが活動状態にされるだけではあるが、３２語から構
成される。このことは、再初期設定（３グ） を行うことなく、直ちに／乙チャンネルの選択と動作中
のそれ等の変更とを可能にする。

初期の配列手順を開始するためには、プロセサは適当な
入チャンネルの受信を可能にする。この場合、ＬｖＩフ
ラグ探索段階にあっても、チャンネルのｇビットの受信
を通信する。

初期設定の後は、論理回路ＬＭＴは配列手順を行ってい
る状態のチャンネルを、割込まれていると見なしそれに
対して動作を起こさない。このことは、チャンネルが連
続フラグ受信へ移行したとしても（ｆロセサヘ通知され
たもの）、言える。適当な指令によって、プロセサはチ
ャンネルに便宜的な誤り閾値を設定しく常に直接プロセ
サによって行われるであろう）、誤りチェ、り手順はメ
ツセージの流れの始まる迄活動状態のまま置かれる。

論理回路は、最初のメツセージの到着時に「信号装置の
チェック」の時、その手順を発動するであろう。必要な
ときに、モード「ｆビット計数」へ移行あるいはその反
対の移行は、論理回路ＬＭＴの仕事である。

ブロックＬＶＩが最初のメツセージのにビットの受信を
通報すると、ＬＭ’ｌ’はセクタが既にチャンネルと連
接されているかどうかを確認し、そうでないならば連接
を行う。それから、ＬＭＴは転送を実行し、受信された
ポインタおよびビット数を更新し、更に受信された最初
のｇビットが、入チャンネルと関連する４語のセクタに
含まれている最初のにビットと等しいかどうかをチェッ
クする（実際には、このセクタは各メツセージの最初の
バイトを格納し、等しくかつ繰返し識別されるゼロ詰め
および状態メツセージを許容するためにある）。

上記が等しい場合には、チャンネル状態語には「最初の
不変ｇビット受信」の状態が格納され、そうでない場合
は「新メツセージの最初のどビット」状態が格納され、
ｇビット自身はゼロ詰め／状態セクタにも乗せられる。

後続のｇビットを受信すると、論理回路は既述の動作の
他に、受信した５番目のバイトまで状態語を更新する。

この５番目の語は等しいか又は新メツセージに関するも
のであろう。（ゼロ詰めメツセージの場合はＣＲＣの！
バイトが書込まれそれから消去され、状態メツセージの
場合には、≠バイトプラスＣＲＣの１つまたはｊバイト
である。次次に到来するλつの情報メツセージの最初（
７）　３バイトは確かに相互に異なる）。上記の動作の
間、論理回路は長さのチェックをする。最後に論理回路
は、ＬｖＩから通報される連続”　／　”の７ビツト（
もっと多くともよい）を受信してＡＢＯＲＴと認定し、
その場合残留バイトの指示を運んでいる筈がないメツセ
ージ終了の受信と認定する。

上記の事象に引き続く動作は、先行するメツセージと等
しいゼロ詰めメツセージ又は状態メツセージを受信した
場合にプロセサへ通報しないこと以外は、プロトコルＸ
２！；−Ｘ７３の場合で行われる動作と同じである（対
応するセクタはつぎのメツセージの入手範囲に入ること
ができ、従ってそれはチャンネルと関連したまま残され
る）。数字でないか又はｊつ以下のどピッ）　（ＣＲＣ
を含んで）は、「無効フレーム」信号を出させる。更に
論理回路ＬＭＴは誤りカウンタにも適当に動作し、（３
７） レノスタノにおいて「閾値超過」信号を発生する。

伝送に関しては、プロセサは前、！４１様、”／’″又
はフラグの連続伝送を要求する可能性を有し、更につぎ
の方法でメツセージの伝送を要求することができる。

（１）　　ゼロ詰め／状態メツセージの繰返し伝送。

その後プロセサは「ゼロ詰め／チャンネル状態」のセク
タを要求し、論理回路はそれに第１のセクタ又はλつの
うちの不使用の７つを割当てる。プロセサはそれを乗せ
（ロードし）しかる後「指示されたＩチャンネルで１ゼ
ロ詰め／状態メツセージを伝送」の指令をする。論理回
路は、セクタが関係する情報を有しており、第７回目の
後だけ、プロセサに了解信号を送る連続伝送を開始する
。

（２）　　いかなる単一メツセージでも伝送する。プロ
セサは、それが処置し得るメツセージ領域を持っていな
いならばそれを要求する。プロセサは、自由なゼロ詰め
領域の位置が分からないならばそれを要求し、メツセー
ジおよび新たなゼロ詰め又は状態メツセージを対応する
セクタに書込み、そ（３Ｆ） して「セクタから単一メツセージの伝送」を指令する。

インタフェースはその指令を実行し、それを了解し、自
動的に新しいゼロ詰め／状態メツセージに移行し、最初
の伝送の間のみ了解信号を送る。

（３）　　ンーダンスの中に挿入されたメツセージの伝
送。伝送はプロトコルＸ２！；−Ｘ７３ＬＤ場合（Ｄよ
うに、終りにフラグの伝送に移行した時に起る。

もしプロセサが１メツセージ終了」信号の受領後／ツタ
マイクロ秒以内に新たな「指令の伝送」を発信すれば、
２つのメツセージは単一のフラグによって分離される。

ＤＳＣブロックの詳細を第２図に示す。

第２図において、ブロックＢＤＲは、パス駆動器とパス
受信器セットであり、それを介して、インタフェースと
プロセサとの間の全ての信号は、線ＢＢＳ　７　、ＢＤ
ＡＬ　Ｏ・・・・・／９、ＢＳＹＮＣ、ＢＤＴＮ　。

ＢＤＯＵＴ　％　ＢＷＴＢＴ　、　ＢＲＰＬＹ　、　Ｂ
ＩＡＫＩ、ＢＩＡＫＯ１ＢＩＲＱを経由して伝送する。

周辺レジスタのためのアドレスの前符号化回路（ｐｒｅ
−Ｃｏｄｉｎｇ　ｃｉｒｃｕｉｔ　）がＢＢＳ　７で表
わされる。

ＢＤＡＬ　Ｏ・・・・・・／りはノ方向性の回線であり
、パスに転送されるメモリ又は周辺装置のアドレスおよ
びデータを、異なる時間に運ぶ。

ＢＳＹＮＣは信号５ＹＮＣを運ぶ。その信号の前縁は、
線ＢＤＡＬに正しいアドレスが存在することを示し、そ
の継続時間はパスの／サイクルと一致する。

ＢＤＩＮは、信号５ＹＮＣの始まりにおいて、パスによ
ってアドレス指定された位置の読出し要求を運ぶ。ＢＤ
ＯＵＴは、線ＢＤＡＬによって、アドレスが交代したデ
ータを上記の位置へ書込む要求を運ぶ。

ＢＷＴＢＴは、進行中のパスサイクルがバイトで参照す
るのであって語でするのではないことを示す。

ＢＲＰＬＹは、インタフェースが要求された動作を実行
し終ったことを示す了解信号を運ぶ。

Ｂ　１．ＡＫ　ＩおよびＢ　Ｉ　ＡＫＯは、割込み「花
輪（Ｄａｉｓｙｃｈａｉｎ　）　Ｊへ入り、およびそこ
から出る２本の線である。

ＢＩＲＱは、割込要求を行う通路である。

接続ＢＤＡＬ　、パス受信器および接続ｊを経て、プロ
セサによって発信されたアドレスは、アドレス比較器Ｃ
Ｍ／およびＣＭ２へ転送される。

周辺装置ＢＳ７のパンクを解読する信号を運ぶ線７がＣ
Ｍ／に接続されており、ＣＭ／はレジスタ０，２．≠、
乙へのアクセス要求を検出する。

ＣＭ２はＲＡＭで表わされる３２にメモリパンクへのア
クセス要求を検出する。信号５ＹＮＣがＢＳＹＮＣに表
われると、アドレス／データ線ＢＤＡＬは正しいアドレ
スを運び、そしてＣＭ／およびＣＭ２の出力もまた正し
い。そこで、プロセサによって発信されたアドレスと、
メモリパンクＲＡＭ又は、図においてＲＦＭ　、　ＲＦ
Ｓ　’、　ＡＢＩ　、　ＲＣＭおよびＲＲＣで示される
ブロックと一致する周辺装置レジスタ０．．２゜≠、乙
の、ＣＭ／およびＣＭ、２のインタラプタによってあら
かじめセットされたアドレスとの比較結果を得ることが
できる。

線ＢＤＡＬから到来しパスｊに与えられる信号は、メモ
リパンク内のアドレスを運ぶ線の位置に対応し、それ等
の信号は、線ＢＳＹＮＣから対応するパス受信器を経て
線ざを通って来る信号５ＹＮＣの前縁に（ｔ／） 対応して、レジスタＲＡＤに格納される。それ等は、要
求が局部的メモリパンクに宛てられている事象について
は、そのまま格納されたままとなる０グロセサがどの周
辺装置レジスタあるいはどのバイト又はメモリセクショ
ンにアクセスしようとしているかを決定する用を果たす
アドレスビットは、パスｊによって論理回路ＬＧＡへ運
ばれ、そこで接続りにある、ＣＭ／およびＣＭ、２によ
って行われた比較の結果と共に、レジスタに格納される
。上記の格納は線ｇで運ばれ５ＹＮＣＯ前縁において行
われ、後縁において消去される。もし比較結果が否定で
あれば、この論理回路はもう行う仕事はない。

もし比較の結果が肯定であるならば、プロセサは待機中
のＬＧＡに対して、線ＢＤＩＮ　、　ＢＤＯＵＴ　、　
ＢＷＴＢＴ（読出し、バイト書込み、語の書込み）を使
用して、そのアドレスに要求される動作の通信を送る。

論理回路ＬＧＡは、インタフェースの制御論理回路ＬＭ
Ｔ　（第１図）がこの回路部分（レジスタ、メモリ）に
アクセスしようとし、そしてアクセスが終了すると直ぐ
に除去される時にはいつも発生す（ｌＩ−２） る禁止信号を、線１０によってマイクロプログラム（ブ
ロックＬＭＴにある）から受取る。この禁止信号は不確
実にならないように適時に出され、プロセサの指令の信
号と同時にＬＧＡによってサンプルされる。もし、上記
指令の到着時、禁止があるならば、指令は「待ち状態」
に残置され、そうでない時はアクセスが許される。もし
プロセサがメモリへのアクセスを要求すれば、ＬＧＡは
接続／／を通じてレジスタＲＡＤの出力をメモリＲＡＭ
のアドレスバス／２に送らせ、しかる後、到着した指令
および格納されているアドレスビットに依って、接続／
３および読出し書込み論理回路ＬＲＷを経由してメモＩ
Ｊ　ＲＡＭに適当な動作可能化（エネーブル）信号およ
び書込み指令を出す。読出し要求の場合、ＬＧＡは含ま
れるメモリセクションを動作可能にし、パス／２を通じ
て対応する出力をレジスタＲＤＵＡに格納し、接続乙を
経て、線／ｊを通じて動作可能にされている線ＢＤＡＬ
の駆動器へ対応する出力を供給する。線ＢＤＡＬにおい
て書込むべき語又はバイトがある場合には、ＬＧＡは、
メモリ入力にある。

接続／／の信号によって動作可能にされたＴＤ／ダート
を経てデータを到着させ、それからＬＲＷを経て適当な
書込指令を発する。その後、それはプロセサに接続され
ている線ＢＲＰＬＹに応答信号を返しサイクルを終る。

内部に含まれるパスの他の信号源は、矢張り禁止信号を
発生するマイクロプログラムによって直接動作可能にさ
れないから、指令の重複は起らない。

レジスタＲＦＭ、　ＲＦＳ、　ＲＣＭおよびＲＲＣへの
アクセス要求に関しては、論理回路ＬＧＡは、レジスタ
が関係する情報を持っている。上記のレジスタはプロセ
サにとっては読出専用又は書込専用の場所と考えられて
いる。ＬＧＡは前述同様、ＲＦＭＸＲＦＳ−ＡＢＩ　１
ＲＲＣの動作可能化および接続／乙を介するＲＣＭクロ
ックに直接応動する。

内部データバス／≠は、プロセサがメモリをアクセスす
る時に、接続／／ヲ経てＬＧＡから到着する指令によっ
て排除される・ぐリテイ発生器ＣＧＰへ接続されてい込
（それは書込みの間にパリティを発生するが、メモリは
既に、ＬＭＴの制御論理回路による書込みの間にＣＧＰ
によって発生された）Ｒリテイを含んでいる）。

論理回路ＬＧＡは、２重の入カレ・ノスタ（部分ビット
について縦続接続されている〕と７つの出力レジスタか
ら構成される。第２の入力レジスタと出力レジスタは、
標本化クロック（マイクロサイクル・クロック）のリズ
ムでロードされる。第１回路ＲＦＭは、プロセサにとっ
てレジスタ０と考えられるＦＩＦＯメモリである。その
読出しは、論理回路ＬＧＡによって内部データバス／≠
を通じて可能となる。回路ＣＧＰ　Ｈ−ｅリテイを計算
し、そして上記全部がレジスタＲＤＵＡに格納される。

従って、ＬＧＡは接続／乙によりＲＦＭに読出クロ、り
を供給し、プロセサによって要求される他のサイクルの
間に読出されるつぎのデータがあればそれを準備する。

ＲＦＳ　−ＡＢＩについても同様のことが起る。相異〔
≠夕〕 する所は、部分ＡＢＩが割込みを発生する動作可能化信
号を格納し、従って読出しの間も解放されない通常のレ
ジスタであることである。そのパスゲートの上流の出力
は接続／７を経て、割込み指令を発生する論理回路ＬＩ
ＲＡへ通過する。

ＡＢＩの書込みは、レジスタＲＣＭおよび転送論理回路
ＴＲＡを介してプロセサの指令によって行われる。この
回路は、実際パス／ｆのプロセサの指令を復号する。そ
れが動作可能化信号の更新指令と一致する時は、それ等
の信号の転送が、パス／４’からＴＲＡを経てレジスタ
ＡＢＩへ向って行われる。

ＬＧＡがＲＣＭ内の書込み要求を復号する時、この論理
回路は書込まれる語をパス／ＩＩ−を経てＲＣＭの入力
へ転送するケ゛−）ＴＤ／を動作可能にし、そして結局
接続／乙を経てレジスタＲＣＭヘクロックを供給する。

そのレジスタがロードされる時は常に、フリラグフロッ
プＦＬＧＡ　ｕリセットされ、その出力がレジスタＲＲ
Ｃへ転送される。ＦＬＧＡの出力はルノスタが読出され
る時は「／」のままにされ、初期設定の間におけるその
意味はＲＣＭが自由であｌｌｌＸ ることである。

プロセサによるＲＲＣの読出しは、同様の手順で行われ
る。

回路ＬＩＲＡは指向性の割込信号を発生する論理回路で
ある。ＬＩＲＡは、接続／７の線から、読出専用レジス
タについてはデータの準備良の基準（タライテリア）を
、書込専用レジスタについては「自由なレジスタ」の基
準を受取る（プロセサにより）。

それは対応する動作可能化信号および使用可能な・ぐス
の基準を受取る。後者は接続／９を経て論理回路ＬＧＡ
から受ける。「データ準備」又は「自由レジスタ］の７
つが［／］で動作可能な時、ＬＩＲＡ回路は接続２０に
おいて割込要求を発生し、シｔする後、線ＢＩＲＱによ
ってプロセサへ送る。プロセサの応答が線ＢＩＡＫＩに
与えられると、それはタイミングをチェックし、パス／
≠に、レジスタＲＤＵＡにおいてＬＧＡによって格納さ
れた割込の方向〔ベクトル〕を発信する。

メモリおよびレジスタへの、インタフェースの他のブロ
ックからのアクセスは、マイクロプログラム制御である
からもっと速い。

メモリにアクセスするため、インタフェースは線１０に
おいてＬＧＡへの禁止基準を発生する。インタフェース
は、パス２／を経てレジスタＲＡＤにアドレスを格納し
、線２２における適当な信号によってＬＡＤの出力を可
能にする。読出しについては、インタフェースは結合２
３を経てＬＲＷへ適当な指令を供給しそして内部データ
バス／≠においてデータを抽出する。書込みについては
、インタフェースはデータをこのパスに送りＬＲＷを経
て適当な指令を送る。

ＦＩＦＯメモリＲＦＭの書込みは、データをノぐス／４
’を経て送り、線２４ｔを経て書込クロックを送ること
によって直ぐに行われる（　ＦＩＦＯメモリは線２夕を
経て「オーバフロー」信号を送り返す）。

ＦＩＦＯメモリＲＦＳに関して、その７部分は内部パス
から、７部分は離れている「チャンネル」パス！乙から
データを抽出する。その書込は、前述と同様に、線２ｇ
における書込指令を使用することによって起り、そして
この場合も又、線２７においてＦＩＦＯオーバフロー信
号が送り返される。

線λりを経て到来する指令によるＲＲＣの書込みおよび
線３０による信号によって動作可能となったＲＣＭの読
出しもまた直ちに行われる。特別なことといえば、プロ
セサから来る指令コードを形成するＲＣＭのグビットが
内部パス／グを出て行かないで、パス／とを経てマイク
ロプログラムのシーケンサの入力へ直接に送られること
だけである。

第３図のブロックＬＭＴは、データ流を転送し制御する
マイクロプログラムされた論理回路であり、その仕事は
ＲＭＰを示すプログラム可能な読出専用メモリに格納さ
れているマイクロプログラムによって確立される。その
大きさは２つの異なるマイクロプログラムを含むように
決められる（通常３２チヤンネルのＸ２ｊ、Ｘ７ｊある
いは／乙チャンネルの屋７のいずれも制御するようにす
る）。

それは、各々２ｊ乙語の４ｔページに構成される。

そのうちの２４−ジは最初のマイクロプログラムを含み
、他の２ページは第２のマイクロゾログラムを含む。７
つからもう７つへの移行は、手動スイッチＳＷＴによっ
て得られる。次の命令を含むマイクロプログラムのペー
ジは、条件付かずでマイクロ命令自体によって確立され
る。

各−＝−シの内部における、メモリのアドレス指定は、
λつのマルチプレクサＭＢＴおよびＭＪＣと関連する順
序回路ＳＥＱによって得られる。回路ＳＥＱは、ｔつの
異なるアドレス源から次のアドレスを選ぶことができる
。それは、マイクロプログラム・カウンタと、マイクロ
プログラム・スタック（両方共ＳＥＱの内部にある）と
、パス３／における直接入力と、パス／とにおいて離れ
た入力を有するレジスタとである。その他の入力３３は
ＯＲに直接与えられ、ＲＭＰのアドレスを有する出力３
グを与える。この入力のｇ線のうちのｔ線は、ｇつのグ
ビット経路のうちの７つを選定するマルチプレクサＭＪ
Ｃに接続されている。そのようなマルチプレクサが、Ｓ
ＥＱへ向けられた入力をアドレス源として選定しかつ線
３／のマイクロプログラムによって供給される適当な符
号をそれに乗せて送るパス３夕を経由するマイクロプロ
グラムによって動作可能にされるとき、多経路の飛び越
しく≠２ｇ。

／乙経路）（マルチノ４ス・ジャンプ〕をするためにｇ
つの構成部分（ソース）が使用できる。／乙の／ビア１
通路をもつマルチプレクサＭＢＴは、線３乙を通じてマ
イクロプログラムによって動作可能にされると、出力へ
転送されるビット（テスト中のビット〕の値によって、
反対に次のアドレス源の選定のための条件を整える。回
路ＭＪＣ１ＳＥＱおよびＭＢ’ｌ’は既述のように接続
３／、３３．３乙を経て、さらに接続３７を経てマイク
ロプログラムによって制御される。これ等は、ＳＥＱ内
部のマイクロプログラムのスタックのためのアドレス源
および指令信号を選定する信号を選ぶ。

マイクロプログラムの語は、各マイクロサイクル毎に・
ぐイゾラインレジスタに書込まれる。この語を構成して
いるフィールドはつぎのとおりであるＯ Ａ）　　順序づけ（シーケンシング）フィールドＢ）フ
ラグ制御フィールド Ｃ）フロックＡＬＵの制御フィールド Ｄ）ブロックＤＳＣにおける読出しおよび書込みの制御
フィールド Ｅ）ブロックＢＴＴへの情報交換の制御フィー／レド Ｆ）内部レジスタＬＵＭ　、　ＡＣＣＸＲＤＡ　％　Ｒ
ＤＢ　。

ＲＣ８、ＲＣＬおよびＧＰＴの制御フィールドマルチプ
レクサＭＢＴへ転送されるビットは、マイクロプログラ
ム制御のビットであって、つぎのとおりである。

（１）　　ＢＴＴ　（第１図）への入出力論理回路（第
３図のＬＩＯ）から接続３ｇを経て来るノビット０この
論理回路は、接続３９を経て、ＢＴＴに含まれるタイム
ペースからクロック信号を受ける。上記ビットはＰＣＭ
群を制御する論理回路の動作時間に対して、時間固定（
タイムロック）の２つの基準をもつマイクロプログラム
を供給する。

（２）やはり接続３ｇにより論理回路ＬＩＯが来るデー
タ準備良のビット。これは、レジスタＲＩ／。

ＲＩＩ、ＲＩ３およびＲＩｌｌ−に新しい情報が書込ま
れたことを示す。第１図により、上記のレジスタが、レ
ジスタＲＯ／　、Ｒ０２、Ｒｏ３のようにブロックＢＴ
Ｔに含まれている。しかし、記載を明瞭にするため、第
３図においては、これ等はまとめてＬＭＴで表わしであ
る。

（３）　　接続３ｇを経てＬＩＯから来るレジスタＲＯ
／。

Ｒｏ、２　、Ｒｏ３の状態ビット。

（４）線２左を経て、ＤＳＣ（第２図）から来るＦＩＦ
ＯメモリＲＦＭの状態ビット（ゼロ詰めされたＦＩＦＯ
）。

（５）　　線２７ｆ：経てＤＳＣから来るＦＩＦＯメモ
リＲＦＳの状態ビット。

（６）　　後述する内部パスノ乙の／ビット。

（７）　　マイクロプログラムによりあらかじめセット
される２ビツトのフラグ。

（８）　　回路ＦＬＣにある、フラグフリｙゾフロノプ
にロードされる３ビツト。これは演算論理装置ＡＬＵの
状態を示す。もつと詳しく云えば、全体で／乙ビットの
語の結果の下位ｇビットの桁下げ（キャリアウド〕と被
演算子との同等性。

（９）　　回路ＦＬＧにあるλつのフラグ、フリップフ
ロツノのノビット。これはマイクロプログラム制御で、
内部バスス乙の下位λビットにロードすることができる
。

上記ビットはパス／≠、レジスタＬＴＪＭおよびノ９ス
ノ乙を経てメモリＲＡＭ　（第２図）に位置するセルか
ら到着する。従ってそれ等によって、メモリＲＡＭに含
まれる、この論理回路のレジスタに格納されているフラ
グのテストができるようになる。

マルチプレクサＭＪＣは、つぎの符号を供給される。こ
れ等の符号によって、マイクロプログラムは多経路飛越
しくマルチパスジャンプ）を実行することができる。

（１）　　接続７／Ｉ−を経てブロックＢＴＴと接続さ
れているレジスタＲ，Ｉ／から来る実信号を特徴づける
３ビット符号。この符号はつぎの意味を持つことができ
る。受信メッセーノの最初のｇビット、最初の次のｇビ
ット、伝送に関する事象、受信に関する事象、伝送状態
、受信状態。ＭＪＣの入力のビットのうちの／ビットは
ゼロレベルに維持され、飛越しはｇつの経路から成る。

そのうちのノ経路は有意でない。

（２）接続４Ｉ−／によりレジスタＲ１，２から来る３
ビ、ト符号。このビットは先行する符号の機能を意味す
る。伝送の間はそれは事象符号で、伝送するｇビットの
要求、伝送終了ならびに伝送のアンダーランにそれぞれ
対応する３つの有意値をもつ。

反対に、受信の間は、それは最後に受信したｇビット中
の正しいビットの数を意味する。

（３）接続ＩＩ−，２によりレジスタＲＴ、２の他の点
から来る≠ビット符号。これは受信における事象符号で
つぎの意味を有する。メツセージの終り、正しいフレー
ムのないメツセージの終り、ＣＲＣの誤りをもつメツセ
ージの終り、オーバーラン、■ＤＬＥへの移行、フラグ
への移行、そしてＡＢＯＲＴの受信である。メモリ内に
あるチャンネルレジスタニ含壷 まれる≠ビット符号へ飛ぶことのできる一つの経路が与
えられており、その目的のために、それ等はＬＵＭの出
力にある内部パスコ乙の最下位バイトの２つのｔビット
プロ、りへそれぞれ接続されることができる。

（４）　　レジスタＲＣ８から接続ケ３を経て来る３ビ
ット符号。これは伝送されるメツセージの最後のｇビッ
トの残りのビットの数を含む。この数は、回路ＡＬＵで
計算され、パス、２／、レジスタＲＤＡおよびパスコ乙
を経て、このレジスタへ転送される。

（５）　　回路ＦＬＧから接続１ｌ−４１−を経て到着
する３ビット符号。これは、メモリＲＡＭ　（第２図）
のレジスタに含まれておりパスコ乙、レジスタＬＵＭお
よ上パス／ｌＩ−を経てこのレジスタへ転送すれル７ツ
のフラグと、接続≠夕を経て、ＡＬＵの下位のバイトで
行われる演算の実行値を書き込まれた７つのフラグと、
接続≠夕を経て、ＡＬＵのλつの被演算子間の比較値を
書込れた１つのフラグとを含む。

（６）　　回路ＦＬＧから接続を乙を経て来る２ビツト
とブロックＢＴＴから来る／ビットからなる３ビット符
号。ＦＬＧから来る２ビツトはマイクロプログラムのフ
ラグであり、ＢＴＴから来るビットは、標準のＰＣＭ群
に提供されている普通の使用（同期および信号）ができ
るように、ＰＣＭ群のチャンネル０および／乙を他のチ
ャンネルと違えて処理し得るようにしたり又はそれを禁
止する手動スイッチの状態を示す。

順序回路ＳＥＱの内部レジスタへの入力は、ブロックＤ
ＳＣ’（第２図）にある指令レジスタ（ＲＣＭ　）の制
御ビットへ、接続／ｇを通じて直接接続されている。こ
のレジスタはマイクロサイクル毎に書込まれ、従って常
に更新された情報を含む（プロセサの指令が考慮される
時は常に、マイクロプロセサは接続ｔ７および線３０に
よる指令によって、ＤＳＣのレジスタ≠をリセットする
）。

通常の論理および演算動作を行う回路ＡＬＵ　（第３図
）は、・ぐスノ乙およびｔ９へ接続された２つの被演算
子（オペランド）のための２つの入力を有する。パスコ
乙に接続されている第１の入力は被演算子としてレジス
タＬＵＭの内容を受信することができる。レジスタＬＵ
Ｍはパス／≠によって、レジスタＲＩ３によりてパス／
ｌＩ−の！バイトに重複された、メモリセルの内容、制
御レジスタの内容あるいはＢＴＴのｇビットを書込まれ
る。この第１の入力はまた、パス、２／を経てＡＬＵの
出力を書（ｊ７） 込まれることのできるレジスタＲＤＡの内容と、レジス
タＲＣ８およびＲＣＬの内容をも受取ることができる。

ＲＣ８はこの内部パスにおける情報のスタック・レジス
タであり、ＲＣＬは、ＢＴＴから到着する情報を参照す
るチャンネル識別符号を、接続≠ｇを介してレジスタＲ
Ｉ≠から受取る。パス２乙を経てＲＣＬによって転送さ
れチャンネル符号の最上位ビットはブロックＭＢＴに接
続されるテストビットであり、これによってマイクロプ
ログラムは、上述の異なる動作に依存して、チャンネル
０とチャンネル／乙との間を識別することができる。

ｒぐＪ？） ＡＬＵの第２の入力は、レジスタＲＤＢからバス’Ｉ−
９を経て（前の動作の結果を）か、あるいはマイクロプ
ログラムによって供給される定数を含む／乙ビットのフ
ィールドＧかのいずれかから、被演算子を受取る。もう
７つの源はレジスタＧＴＰで、これはバスノ乙における
被演算子の上位バイトを、バス４１により被演算子の下
位バイトへ転送させることができる。

バス！／の源点であるＡＬＵの出力はレジスタＡＣＣに
書込１れることができ、その後それは内部バス／ｌで使
用される（それから第２図のブロックＤＳＣのメモリお
よびレジスタに使用される）か、あるいはＲＤＡ又はＲ
ＤＢに使用される（即ち被演算子としてＡＬＵへ返る）
か、あるいはブロックＤＳＣ内のメモリＬＡＤのアドレ
スレジスタに使用される。

回路ＦＬＧはフラグセットであシ、その機能は順序回路
ＳＥＱに関して既に説明した。

論理回路ＬＩＯはブロックＢＴＴからおよびそれへの入
出力制御を行う。ＢＴＴの動作時間によって、レジスタ
ＲＩ／・・ＲＩ＋が切離され、接続７３によりＢＴＴが
データの存在の信号を発する時にはいつも、ＬＩＯはＢ
ＴＴの出力レジスタからＲＩ／・・・ＲＩ４ｔへデータ
を転送するように々っている。

接続７２によって了解信号が返送される。ＲＯ／。

Ｒ０２、ＲＯ３からＢＴＴの入力レジスタへの転送も上
記同様に行われる。

レジスタＲＩ／・・・ＲＩグはＢＴＴから接続７１１−
の／２の信号を受取る。これ等の内の３信号はＲＩ／に
書込捷れ、既に述べた指令の特徴を表わし、ｊ信号はＲ
１に書込まれチャンネル符号であり、最後のｇつの信号
は情報かあるいは受信されたｇピットである。上記最後
のに信号はレジスタＲＩノに書込まれかつレジスタＲＩ
３において増長される。既述のように、ＲＬ！の内容は
飛越しに使用され、ＲＩ３の内容は／６線のバス／≠を
経てデータを転送す伽 るのに使用される。

レジスタＲＯ／・・・Ｒ０３は反対の機能を有する。内
部バスｔ９にある出信号を特徴づける符号がＲＯ／に書
込まれる。ＲＯ／は３つのセルから構成されている。Ｒ
Ｏ３はｊつのセルから構成され、バス２Ｚを経てレジス
タＲＣ８又はＲＣＬ又はＲＤＡの出力から抽出されたチ
ャンネル符号を運ぶ。ＲＣ）２はｇつのセルから構成さ
れ、マルチプレクサによって先行され、メモリに読取ら
れたかあるいはＡＬＵの出力レジスタＡＣＣで発生され
たデータ語の上位あるいは下位バイトを、バス／グを通
じて受信する。このマルチプレクサの指令は、メモリの
アドレス指定の最下位ビットに依存する（　ＡＬＵによ
って発生された指令は常に下位バイトへ供給される）。

データはバス７りによってブロックＢＴＴへ供給され、
一方線７ｇとど０は受信されたデータと準備法のデータ
とをそれぞれ交換する。

つぎに第を図によってブロックＢＴＴについて説明する
。

ブロックＬＶＯおよびＬＶＩ　（第１図〕は、各ＰＣＭ
時間間隔の間にＬＭＴのために２つのメツセージを発生
し、また、反対方向へＬＭＴから２つのメツセージを受
けることができる。通常の動作の間、即ちメソセージの
始めと終シの段階（フェーズ）が進行しておらずかつチ
ャンネルがふさがっている時は、各タイムスロット毎に
実行される動作は一般につぎのとおりである。論理回路
ＬＶＩは受信されたｇビットを通信し、論理回路ＬＶＯ
は伝送すべきｇピントを要求し、そして論理回路ＬＭＴ
は要求されたにビットを通信する。

上記の動作は、タイムスロット内にＬＭＴによって行わ
れ、従ってメツセージの行列を発生しない。

メツセージの始めと終りにおいて、論理回路ＬＭＴは時
々時間内に全ての動作を実行することができない。そこ
でこれ等の場合、それは７つだけメツセージを受は容れ
る。伝送するメソセージの終シにおいては、２つの項目
の情報（最後のにビットとメソセージの終シ信号）を回
線論理回路へ発する。このことは、チャンネルのタイム
スロットにおいて信号の７時蓄積をしフラグおよびＣＲ
Ｃのｇビットの伝送間に復元することを可能にし、チャ
ンネルタイムスロット間においては、ゼロ詰めによって
、自由チャンネルのタイムスロットの間およびフラグお
よびＣＲＣの受信の間にはｇビットは完成されない。

ＦＩＦＯ構成の７時バッファは、この目的のためにＢＴ
Ｔ内に与えられる。これ等のうち第１のバッファは、接
続乙０によりＬＶＩからどビットと、そのｇビットが関
係するチャンネルの識別を接続乙／によってタイムベー
スから受取る普通の読出し書込み論理回路ＬＷ／と関係
しているｇピッ）　ＦＯＲのためのＦＩＦＯであり、こ
れもこのブロックに含まれている。論理回路講は接続乙
！の線を経てＬＶＩと通常の書込み信号を交換する。

第一のバッファはＰＩＦＯＦＳＲであって、接続乙３を
経てＬＶＩからチャンネルの状態（状態、事象）に関す
るメツセージを受信する。

このＦＩＦＯへの書込みは、接続乙！を通じてブロック
ＬＶＩから対応する指令を受ける論理回路ＬＷ、２によ
って制狗ｊされる。第３のバッファはＦＳＴと呼ばれ、
ＬＶＯから接続乙ケを通じて、書込み制御論理回路ＬＷ
３へ書込指令信号を運ぶ出チャンネルの状態を受信する
。ＦＳＴは入力として才だ、ブロックＢＴＴのタイムベ
ースからの伝送チャンネル符号を、接続乙ｊを経て受け
る。この３つのＰＩＦＯの出力は、７時格納を要せずに
これ等の信号を受信するため、ＬＭＴおよびＬＶＯへ直
接接続されているバス乙Ｚに集捷る。

ブロックＬＭＴへ通信されるメツセージがバスＸ６に存
在することは優先順位エンコーダＣＬＭの接続乙７の線
を経て信号で送られる。特に、ＬＶＩから、接続乙ｇ、
、ＦＩＦＯメモＩＪ　ＦＯＲおよび接続乙７の適当な線
を経由して来る信号は、受信されたｇビットがメツセー
ジの中の最初のものであることを知らせる。

回路ＣＬＭは論理回路ＬＭＴへ送るべきメソセージを選
択し、接続乙りを通じてレジスタＲＥＬへ要求ビットと
共に対応する送り元符号（ソースコード）を格納する。

メソセージ伝送要求は、線７０を通じＲＥＴ、によって
ＬＭＴとの交換を制御する論理回路Ｃ８Ｕへ送られる。

Ｃ８Ｕは線７．２．を通じて、ＬＭＴがメツセージを受
は得る状態かどうかを確認する。

もしＬＭＴが使用可能ならば、Ｃ８ＵはレジスタＲＤＵ
にバスＸ６にあるメソセージと、バス７／にある送ｐ元
符号を書込み、かつ両方を、線７３により転送指令を送
るバス７グに乗せて、ＬＭＴへ送達する。レジスタＲＤ
Ｕにおいて、ＣＬＭによって選択されたメツセージの書
込みを実施するため、バス７／にある送り元符号がまた
回路ＤＡＳへ送られ、回路ＤＡＳはパス６乙におけるメ
ツセージ送信元（ＦＯＲ。

ＦＳＬ　、　ＦＳＴおよびＬＶＩとＬｖＯヘノ接続）の
動作可能化信号を復号する。接続７ｊにおいて、復号回
路ＤＡＳはバスＸ６において選択されたメソセージ送信
元を動作可能にする。同じ送信元符号が、メツセージの
取消しを起こさせる、行われた交換の信号を、接続７乙
によってその送信元へ通信するために、復号回路ＤＦＳ
によっても使用される。この信号は、線７７を経て、Ｃ
８ＵによってＤＦＳへ送信される。

ＬＭＴからＢＴＴへのデータ転送の制御は、前述の場合
と同じであるが、データが実時間制御されるので７時格
納場所を必要としない。入力データのための交換制御回
路Ｃ８Ｉは、線７ｇを経て、適当な時間段階においてブ
ロックＬＭＴをメツセージの供給のために動作可能にす
る。ＬＭＴはこのメンセージをバス７５；′に転送し、
線ｇｏを経てＣ８Ｉにメツセージの存在を知らせる。そ
の宛先符号を含んでいるメツセージが、Ｃ８■によって
レジスタＲＤＩに書込１れる。宛先信号は接続ｇ／を経
て、ＲＤＩによって復号回路ＤＬＭへ送られる。ＤＬＭ
は、接続ｇ２の線を経て、ＲＤＩに記録されたメツセー
ジの、ブロックＬＶＩおよびＬＶＯにあるアドレスへの
転送を行なう。メンセージデータはバスｇ３でアドレス
へ送られる。

ＢＴＴにあるタイムベース回路は、周波数および位相固
定セージＰＬＬと関連する電圧制御発振器によってクロ
ックを与えられる。この発振器は、線８′トにあるＰＣ
Ｍ周波数、２．　Ｏ１ｊｔＩ　ＭＨｚの４倍に当るｇ、
　／　９．２　ＭＨｚの基本インタフェース周波数全発
生する。ＰＬＬに含まれるグ目盛回路（５ｃａｌｅ　ｏ
ｆ≠ｃｉｒｃｕｉｔ　）と周波数位相固定ループとによ
って、基本周波数は、ＰＣＭの各時間間隔毎にｔ周期を
保証するように、ＰＣＭ周波数に従う。

入チャンネル符号は、接続３（第１図）に存在する入力
ＰＣＭ整列信号（アラインメント信号）によって同期を
とられているカウンタＣＢＲおよびＣＣＲによって再構
成され、同様に、出チャンネル符号は出力ＰＣＭ整列信
号に同期するカウンタＣＢＴおよびＣＣＴによって再構
成される。

後者の動作は、整列信号がインタフェースの外側で発生
されかつ接続３において使用可能な時のみ、実行される
。

カウンタＣＰＴおよび復号回路ＤＴＰにより、各ＰＣＭ
周期内においてｔ段階（フェーズ）が発生される。

タイムスロット０および／乙は、入力においては回路Ｔ
ＳＲによって復号され、出力においては回路ＤＣＴおよ
びＴＳＴによって復号される。手動スイッチＣＯＭに接
続されている線ｇ乙は、前述のように、チャンネル０お
よび／乙を透明（トランス被アレント）な方法で使用す
るか、不透明々方法で使用するかによって、これ等の復
号回路を動作可能にするかあるいはしないかである。

ＴＳＴは、線り／を経て透明度信号をＬＶＯへ送る。

ＴＳＲは同上の信号を線タコを経てＬＶＩへ送る。

更に、ＰＣＭビットの幅に等しい幅を持つパルスが、復
号回路ＤＢＴでカウンタＣＥＴの出力ヲ、復号回路ＤＢ
ＲでカウンタＣＢＲの出力をそれぞれ復号することによ
って発生する。

特に、ＤＢＴの出力が、ＬＭＴと交換されたメツセージ
の標本化段階を発生する回路ＴＣＩおよびＴＣＵに対し
て、接続ｇ７を経て送られる。

最後に、回路ＬＩＴおよびＬＩＲはそれぞれ、接続ｇ９
およびり０によって送られる信号によって、インタフェ
ースの活性化に続く最初のＰＣＭフレームを識別するこ
とによって、初期設定のチェｙりを行う。

接続８’７．９３．９１′グおよび９ｊに存在する信号
は、全てのインタフェースの回路へ分配されるタイムベ
ースノクルスである。

ブロックＬＶＩを第５図に示す。

このブロックの線／に到着する直列ＰＣＭ群はビット標
本化および同期回路ＳＦＥへ転送され、それから線１０
／を経て２つの異なる方向に送られる。

第１の方向は、動作論理回路のＰＲＯＭ　ＰＰＲへ、第
２の方向は、メツセージのにビットを組立てるシフトレ
ジスタＳＯＯである。

先行のフレームの最後のビットの後に同一チャンネルに
存在していた状況は、各タイムスロットの始めには垂直
シフト回路ＳＶＳの出力に存在する。

ＳｖＳは、チャンネル状態語であるｎビット語を同時シ
フトさせるために、並列に接続されたｎ個の３２セルの
シフトレジスタである。その状態語は、入力信号がバス
７０．２を経てＳＶＳから又はバス１０３を経てその出
力から到来することのできる同期有限状態オートマンで
ある動作論理回路へ送られる。

上記一つの入力の間の選択は、ＳｖＳの読出しおよび書
込みのために論理回路ＣＶ／から到来し線７０グに存在
する信号によって制御されるマルチプレクサＭＩＳによ
って遂行される。ＰＲＯＭメモリＰＰＲは入力として、
既述の線１０／の他に、チャンネル状態語を運ぶマルチ
プレクサＭＩＳからの接続１０！および論理レベル／の
受信済ビットの数を運ぶ接続１０乙を受ける。

ＰＰＲの出力は２つの接続に分割される。論理レベル／
の更新された数の継続ビット数が、接続１０７を経てレ
ジスタＲＰＳへ送られ、接続１０ｇによってチャンネル
の新しい状態が論理回路ＬＴＣへ送られる。この論理回
路は、依然として接続ｉｏ’ｙを経てマルチプレクサＭ
ＩＳから、処理済チャンネルが既に受は取ったメツセー
ジの正しいｇビットの数を示す符号を受け、接続／１０
を経て、現在のｇビットの内縦に受信された正しいビッ
トの数を示す符号を受取る。

観測として、論理回路ＬＴＣは、その出力には入力と同
じ状態を表わす。チャンネル０および／乙の処理の間お
よびもしそのチャンネルの透明性が要求されているなら
ばその場合に限シ、それは出力をプロトコルの処理を避
けるように配列する。

これは線２！およびりｊ（第グ図の同一の線と一致する
）で到来する指令を用いてなされる。

更新された状態符号は、論理回路ＬＴＣからバス／／１
．に出て、ＰＰＳへ転送される。

回路ＳＢＶは、接続／／／にＬＴＣから到着する符号で
ある正しいビットの符号を増加する。その結果は接続／
／、２でＲＰＳへ送られる。

ＳＯＶは、接続／／３でＬＴＣから到着する符号である
正しいどビットの符号を増加する。結果は接続／／Ｉｌ
−によりＲＰＳへ送られる。

論理回路ＬＴＣは線／／夕を通じて、組立てられるべき
正しいビットの信号を、とビットの組立回路へ送る。

新状態語が、各ビットタイムの終りでレジスタＲＰＳに
書込まれる。もし次のビットタイムが１だ同一のチャン
ネルに属しているならば、ＲＰＳの内容は接続７０３と
マルチプレクサＭＩＳを経て動作論理回路へ表わされる
。反対に、もし後続のビットタイムが、後続のチャンネ
ルに属しているならば、ＲＰＳの内容は接続１０３を経
由して、ＳＶＳの入力へ再転送され、動作論理回路は接
続１０２を経て入力として新チャンネルの状態を受ける
。

各ビットタイムにおいて、復号回路ＤＵＰは、パス／／
乙に存在する、最新状態を表わすＬＴＣの出力信号と、
論理レベル／のビットが７個連続して受信されたことを
知らせる、線／／７の出力信号と、線／／ｇの「開始フ
ラグの受信」又は「メツセージ終了」を意味する出力信
号（プロトコルＸ、２！；　、Ｘ７．！；　ＸＣＣＩＴ
Ｔ　ｎ−７その他を参照）とを受信する。その他に、復
号回路ＰＵＰは、パス１ｉｔｉ−に存在する、受信され
た正しいにビットの数の符号と、線／／Ｌ？を経てＳＢ
Ｖから来る、ｇビットが完成したことの信号と、線／ノ
０を経て回路ＳＯｖから到来する正しいフレーム（上記
プロトコル参照）の信号を受信する。

そこで、復号回路ＤＵＰは、チャンネルにおける顕著々
事象を検出する。それ等は、 （１）線乙トの信号による、メソセージの最初のか どビット受信。

１Ｐ２）　　線／、２２の信号による、メツセージの終
了。

Ｃ３）線／２．２の信号による、「アイドル」状態から
「フラグ受領」の状態への移行 的　線／２Ｉｌ−の信号による、「アイドル」状態への
移行 （イ）線／、２Ｊの信号による「アボート」フラグの受
信 Ｇ）線７．２乙の信号によるメツセージの第１のどビッ
トに継続する完全なｇビットの受信。

論理回路ＬＯＥは、手動スイッチＣＮ７によって能動化
され、パス／／乙にある状態符号を制御し、この状態が
「アイドル」である時は線／ノアへ、メツセージに属し
々いどビットが存在することの信号を送る。このことは
、プロトコルＣＣＩＴＴｎ、７により、ｇビットをカウ
ントする段階の間必要である。

線乙ｇ’、／、２０．八２Ｊ　、　／２３　、　／ｊグ
、／ノｊ、乙！（これは第グ図のブロックＢＴＴから来
ておシ、ＦＩＦＯメモリＦＯＲが新しいにビットを受信
することが不能であることを表わす信号を選ぶ）および
メツセージ冗長度制御回路（後述する）から来る線／ノ
／は符号器ＣＰＲへ送られる。ＣＰＲはパス乙３に接続
されている出力に、ＦＩＦＯメモリＦＳＲ（第を図）へ
転送すべき情報を供給する。回路ＳＶＢから出る信号は
、パス／／、２を経て上記のＦＩＦＯへ転送される。

パスｚノに属する線／、２乙および／、２７は、ＰＩＦ
Ｏメモ！Ｊ　ＦＯＲの書込みを制御する論理回路ＬＷ／
　（第ｊ図）へ乗せるべきｇビットがあることを信号す
る。

もしそのｇビットがメツセージの最初であったら、線乙
Ｋにより、論理回路ＢＴＴへ適当な信号が供給される。

つぎに上記ＬＷ／に乗せるべきどビットはキャラクタ組
立回路群から来るパス乙０上にある。

キャラクタ組立回路群は７つ７つのビットでメツセージ
のｇビットを再構成しく回路ＳｖＯおよびＳＯＯ）、対
応する冗長度キャラクタを再構成する（回路ＳＶＣ。

ＭＰＰ　、　ＥＸＯおよびＳＯＣ）ためのものである。

ＳＶＯは、並列に接続された３、２のセルよシ成るシフ
トレジスタｇ個から成り、チャンネルで受Ｍされた最新
のｇつの正しいビットを格納することができる。「アイ
ドル」でないチャンネル状態において受信されたビット
は、もしそれがレベル／の連続するｊビットに続くゼロ
でないならば正しいと認められる。

ＳＶＣは、／乙ビット語であるということと、後述のよ
うに、伝送されたメツセージに対してＣＲＣ冗長度によ
る□誤りチェックを行った結果の７部を含んでいること
とを除けば、ＳＶＯと相似である。

この部分的結果は、ＳＶＯに格納されたどビットの前に
受信されたビットに関する。

各タイムスロットの始ｔｂにおいて、受信済みのビット
の状態が、ＳｖＯの出力からバス７．２ｇを経てＳＯＯ
の入力の／″つへ転送され、誤りチェックの部分的結果
がＳＶＣの出力から、バス／２りを経てマルチプレクサ
ＭＰＰの入力へ転送される。

その時点において、論理回路ＸＣＲは、線／３０および
／３／における信号によって、回Ｈ，ｓｏｏの入力マル
チプレクサをバス／ノとが来る経路に、マルチプレクサ
ＭＰＰをバス／フタから来る経路に（つまりＳＶＣから
の語はバス／３２に転移する）、そして回路ＳＯＣの入
力マルチプレクサをバス／３．２から来る経路に、それ
ぞれ位置を変える。しかる後、論理回路ＸＣＲは、受信
されようとしているチャンネルの状態を含んでいる回路
ＳＯＯおよびＳＯＣに含まれるレジスタに、書込み指令
を発する。

回路Ｓ００の入力マルチプレクサの他の入力に接続され
ている経路はバス乙０を構成し、ＳＯＯ自体に含丑れる
レジスタの出力を受信する。バス乙０の各線は、出力の
位置に関してシフトされている入力に接続される。従っ
て、この入力を経由するデータの再書込みは、右へ／ポ
ジションシフトされる。自由なままでいる入力は、ＰＣ
Ｍ群からの新しいビットを運ぶ線１０／に接続される。

線１０／にあるビットが正しいという情報が線／／ｊを
経て論理回路ＸＣＲに到着し、ＸＣＲは線／３θおよび
／３３を経由して、バス乙０に接続されている入力を通
じてＳＯＯ内の再書込みをするように指令する。

この動作は、ｇビットの／ポジションシフトと新しいビ
ットの書込みとを意味する。ＳＯＯが失ったビットは線
／３４ｔ−により回路ＥＸＯへ転送される。

ＳＯＣにおけるシフトを伴なう再書込み（バス／３３を
経由）は、ＳＯＣのレジスタの出力が、バス／３乙によ
ってＳＯＣの入力マルチプレクサの入力に到達する前に
、回路ＥＸＯを経て転移するということ以外は、前記の
ＳＯＯの手順と同じである。

回路ＥＸＯは、前記プロトコルの手順によって、冗長度
の計算アルゴリズムを具現する。

上記の動作がそのチャンネルの最後のビットについて行
われた後、ＳＯＯおよびＳＯＣにあるレジスタの内容が
それぞれバス乙Ｏを経てＳＶＯへ、バス／３３を経てＳ
ｖＣへ再転送される。

回路ＳｖＯおよびＳＶＣ内のシフトは、線／３７および
１３ｇを経て論理回路ＣＶ、２によって制御される。

線乙ｇを経由して論理回路ＸＣＲヘメッセージの開始が
信号されると、ＸＣＲは線／３０．／３／および／３３
を通じて、バス／３りに接続されているマルチプレクサ
ＭＰＰの入力にある冗長度計算のための初期設定語を、
ＳＯＣのレジスタに書込む。このバス／３Ｌ？はその入
力に恒常的に固定されている上記初期設定語を独占的に
運ぶ。

回路ＤＵＰカ線／、２．ｇＫ、１ｌｌ）、ＢＴＴ（第４
図）ニ対してどビットが準備良であることを信号すると
、そのｇビットはＳＯＯにあるレジスタの出力としてパ
ス乙０において使用可能状態にある。

回路ＣＭＰは、バス／３ｊを経て回路ＳＯＣの出力に存
在するＣＲＣ語と、バス／≠０に固定されている符号と
を比較する。比較結果は線／、２／を経由して符号器Ｃ
ＰＲへ送られる。

メツセージの終りにおいて、上記両者が等しいという結
果であれば、メツセージの正しいことが確認される。

３λビツトを含むランダムアクセスメモリＭＡＣがブロ
ックＬＶＩと関連づけられている。各ビットはチャンネ
ルと関連づけられ、各チャンネルの動作可能又は禁止を
表わす。ランダム書込みは線ｇ２を経てブロックＢＴＴ
　（第≠図）によって制御されておシ、一方アドレスお
よびデータは接続ど３に提供される。ＭＡＣは、バス２
／を経てＢＴＴから到着する入チャンネルのアドレスを
周期的に読出す。

レジスタＬＩＭは、書込アドレスと書込むべきデータと
を７時格納し、接続／ｌ／によシそれをマルチプレクサ
ＭＩＭへ送る。メモリの書込み、読出しのための論理回
路ＳＬＭは、読出しの始めにおいて最新のチャンネルの
位置において読出しを制御するようにアクセスタイムの
フェーズを選定し、全タイムスロットの間にわたり対応
するセルの内容をレジスタＲＡＢに格納する。ＳＬＭは
、反対にメモリの書込みの場合は、読出し動作の終了時
に線♂！に対応する指令があれば何時でも制御を行う。

レジスタＲＡＢへの書込み禁止があったとしてもそれは
ブロックＬＶＩの動作論理回路に影響を与えないが、そ
れは接続乙２を経てブロックＢＴＴへ送られ、そのチャ
ンネルに対応する情報があればブロックＬＭＴへ送るこ
とを禁止する。

レジスタＲＩＲは、ブロックＬＭＴによって多分状態の
要求がされたチャンネル符号を、接続と３を経てＢＴＴ
から受信する。

このレジスタが書込まれると、その出力はタイムペース
へ比較器ＣＣＣによって供給された最新チャンネルと比
較される。一致すると、ＳＶＳの出力に存在する状態が
レジスタＲＬＲおよびパス６乙を経てＢＴＴへ送達され
る。もしメツセージがブロックＬＭＴによって受容され
得るならば、レジスタＲＩＲおよびＲＬＲはリセットさ
れる。さもない時はメツセージはＲＬＲによって保持さ
れ、後続のフレームへ再び提供される。

ＲＬＲおよびＲＩＲについての指令は、接続ｌ、７゜７
３　、　ｇ２　、７．４から到着する。

第乙図のブロックＬＶＯは、ブロックＢＴＴ内のタイム
ペースによって発生されるチャンネルタイムに合わせて
、出ＰＣＭ群を発生する。

先行フレームの最後のビットの後にチャンネル自体にあ
った状態は、出チャンネルタイムの開始毎に、垂直シフ
トの回路ＳＶＴの出力に存在する。

ＳＶＴの構成は、ブロックＬＶＩ　（第５図）に含まれ
る垂直シフ）　ＳＶＳのそれと等しい。

状態語は動作論理回路へ転送される。この回路は基本的
に有限状態オートマトンであシ、その入力はパス／夕０
を経てＳＶＴからかあるいはバス／ｊ／を経てその出力
から到来する。上記２つの入力の間の選択は、ＳＶＴの
読出しおよび書込みのための論理回路ＣＶ３から来る線
／ｊ、２に存在する信号によって制御されるマルチプレ
クサＭＩＴによって行われる。

マルチプレクサＭＩＴの出力は、接続／ｊ３に存在する
出力を除いては、論理回路ＬＴＴへ行く。この回路は通
常その出力に入力と同じ状態を再び提供する。チャンネ
ル０および／乙の処理の間のみおよび、もし上記チャン
ネルの透明性が要求される場合のみ、それはプロトコル
の処理を避けるようにその出力をセントする。それは、
ブロックＢＴＴから線ｇ７およびり／を経て来る指令を
使用することによってなされる。

プロトコルを処理するＰＲＯＭメモリＰＴＴは、その入
力に、チャンネル状態を表わす、論理回路ＬＴＴからの
信号の他に、出チャンネルで実行すべき動作の指令コー
ドもまた受信する。この指令コードは線／ｊグによって
レジスタＲＭＣから来る。

ＰＲＯＭ　ＰＴＴはつぎの出力を供給する。

（１）接続／ｊｊによる、更新されたチャンネル状態符
号 １．２）　　接続／ｊ乙、／３７．／３ｇにおいて使用
可能にされる、出ＰＣＭ群ノの伝送をビット毎に制御す
る信号 Ｃ３）　　線／ｊ９および／乙０による、伝送されるべ
きどビットの捕捉の制御 例）接続乙≠により、ブロックＢＴＴへ送達されるメツ
セージの「伝送終了」信号 け）線／乙／および／乙ノによる、伝送された正しいビ
ットの計数の制御信号 正しいビットの計数は、増分回路（インクリメンテング
サーキッ）　）　ＳＢＴによって行われる。この回路は
マルチプレクサＭＳＢからの接続／乙３によシ増加すべ
きコードを受信し、結果を接続／＃へ供給する。更に、
それは、線乙ｊに完全なｇビットの「伝送終了」信号を
供給する。

プロトコルが、ｇより下位のいくつかのビットでメツセ
ージの最後のとビットを構成できる可能性を認めると、
ＳＢＴの入力／１，３がマルチプレクサＭＳＢへ接続さ
れる。ＭＳＢは通常、接続／３３からの計数の部分的結
果をＳＢＴへ提供する。それは、伝送される最後のｇビ
ットの始めに、上記とは逆に、この特別な場合に伝送す
べき、有意ビットの実数に対応する計数符号を提供する
。

最後のｇビットの存在は回路ＤＵＯによって検出される
。この回路はパス／ｊ≠からの制御符号と、ＰＲＯＭ　
ＰＴＴから線／乙０において新しいどビットが開始して
いることの信号を受信する。回路ＤＵＯは、レジスタＲ
ＭＣから来るパス／乙乙への切換えを線／乙７を通じて
制御する。レジスタＲＭＣには、後に分るように、この
場合、伝送すべき残りのキャラクタのビット数を表わす
符号がある。

動作論理回路は、最後に、増分回路ＳＵＣを含む。

ＳＵＣはパス／乙Ｋによって伝送流の論理レベル／のビ
ットの連続数を受信し、線／乙りによって伝送される論
理値を受信する。ＳＵＣは最後に、最新のチャンネルに
おいて伝送される論理レベル／の連続ビット数の更新値
を、パス／７０に供給する。

ビットタイムの終シ毎に、最新のチャンネルに対応する
更新された状態が、パス／！；３；、　／７０　、　／
Ａ≠および線／乙ｊを経てレジスタＲＰＴに格納され、
パス／３；／ｆ：経てマルチプレクサＭＩＴの入力へ戻
される。もし、処理されるビットが最新のチャンネルの
最後のビットであるならば、更新された状態が、矢張り
パス／ｊ／を経て、ＭＩＴの入力へでは々く、垂直シフ
トレノスタＳＶＴの入カヘ送シ戻され、そこで格納され
る。

上記と同時に、パス／ｊＯは、後続チャンネルの状態で
ある、ＳＶＴの新しい出力信号を、動作論理回路の入力
へ運ぶ。

垂直シフトレジスタＳＶＴにおける読出しおよび書込み
は、上記に引用した時間に、タイムベースから供給され
る信号によって直接制御される論理回路ＣＶ３によって
実行される。

制御符号は、伝送されるどビットと同様に、パスど３に
よってブロックＢＴＴから到着し、その間に対応する書
込み指令が接続ｆ２に到着する。

パスｇ３は、上記制御信号又はｇビットの他に、この符
号又はｇビットが関与するチャンネル番号をも運ぶ。

３．２語の一つのランダムアクセス・メモリＭＥＯおよ
びＭＥＣ（／語／チャンネル）がそれぞれ、パスｇ３に
よりＢＴＴから来る♂ビットおよび制御符号を格納する
。

メモリＭＥＯはブロックＢＴＴによってと局部的にとの
両方によって書込まれる。局部的書込みは、伝送すると
ビットが抽出されてし１ったセルをリセットするために
だけである。同様に、メモリＭＥＣは、ブロックＢＴＴ
による以外に、局部的にも書込まれることができる。局
部的書込みは、伝送すべき新しいどビットがなく（アン
ダーラン）なった稜に、メソセージの強制的終了を意味
する指令を与えるためにのみある。

メモリＭＥＯおよびＭＥＣは、局部的に発生されるアド
レスに基づいて、各タイムスロットの始めにおいて周期
的に読出され、それ等の内容はそれぞれレジスタＲＭＯ
およびＲＭＣに格納される。

これ等のメモリの動作順序はつぎのとおりである。

Ｖ）各タイムスロットの終りにおいて、ＣＩＭは、その
入力にパス乙ｊを経て提供されている、最新チキンネル
の符号を単に増加することによって、パス／７９に後続
チャンネルの符号をセットする。

同時に、タイムペースにより直接制御されている論理回
路ＸＲＬはζメモ！Ｊ　ＭＥＯおよびＭＥＣのアドレス
バス／７２に、パス／７／に存在する符号を転送するよ
うに、線／７３を通じてマルチプレクサＭＩＯの位置決
めをする。

（Ｐ２）そこで、新しいタイムスロットの始めにおいて
、ノつのメモリの読出し、パス７７≠を経てＭＥＯの出
力から到着するにビットのＲＭＯへの格納および、パス
／７３を経てＭＢＣの出力から来る制御符号のＲＭＣへ
の格納を実行することが可能となる。

Ｃ３）　　読出動作の後、カウンタＣＩＭは必要な時に
ハ常に、メモＩＪ　ＭＥＯおよびＭＥＣの局部的書込み
ができるようにするために、先行チャンネルの符号を再
び提供することによって計数を減算する。実際、もしも
先行のタイムスロットの間に、レジスタＲＭＯから１つ
のどビットが抽出されたとすれば、後述する論理回路Ｌ
ＳＯは、線／７乙を経て、メモリ内の同じｇビットの取
消し指令を発する。論理回路ＸＳＭは線／７乙に存在す
る信号を使用して、線／７７を経由してマルチプレクサ
ＭＩＯへ接続されている出力において書込みｉ？ルスを
発生する。

ＭＴＯは上記パルスを、メモＩＪ　ＭＥＯＯ書込入力に
接続されている出力へ転送する。同様に、もし先行タイ
ムスロットにおいて「アンダーラン」が起ったとすれば
、論理回路ＬＳＯは、線／７りを経由して、論理回路Ｆ
ＭＡに対してメンセージの強制的終了の指令を送る。こ
の論理回路は、線／ｇＯに接続されているその出力にお
いて、論理回路ＸＳＭのための指令を発する。その後、
ＸＳＭは線／ｇ／に接続されている出力において書込み
パルスを発生し、そのノＰルスは線／ｆ、、２とマルチ
プレクサＭＩＯとを経てメモＩＪ　ＭＥＣに到着する。

この局部的書込み動作の間に、メモリへの入力データは
ゼロレベルに保持される。

輪　その後、論理回路ＸＲＬは、線／７３を通じてマル
チプレクサＭＩＯの切換えを制御する。これによって、
接続ど３を経てＢＴＴから来るアドレスはパス／７，２
へ転送される。接続ｇ−２を経−ｉＨＢＴＴから来る書
込み指令は、線７７ｇおよび７ｇ２へ転送される。これ
で、ブロックＢＴＴは、それがパス、！ｉ＞３に提供す
ると同じデータを、メモリＭＥＯおよびＭＥＣに書込む
ことができる。

（ｔ）　　ＢＴＴが直接にメモリをアクセスする時間フ
ェーズの終りにおいて、カウンタＣＩＭは最新チャンネ
ルの符号の値によって更新される。チャンネルタイムの
終りにおいて、上記動作が上記順序で始まる。

さて次に、キャラクタの伝送および冗長符号、「フラグ
」および「詰込み」ビットの発生および伝送の部分につ
いて述べる。

７つのメツセージが７つのチャンネルによって送達され
る時、ブロックＢＴＴは前述の手順を用いテ「メツセー
ジ伝送」の指令コードをメモリＭＥＣに書込む。この指
令コードはタイムスロットノ始めにおいてレジスタＲＭ
Ｃへ転送される。レジスタＲＭＣの出力信号は接続／ｊ
≠を経て、動作論理回路へ運ばれる。この回路は／旦伝
送指令を検出すると、線／、３−１に存在する信号をそ
の出力へ転送するように、線／ｊＺを経てマルチプレク
サ■゛Ｕを選択する。この線／ｊ乙はＰＲＯＭメモリＰ
ＰＴから来ており、そのチャンネルに対応する動作論理
回路の内部の状態によって発生されるメツセージの始ま
りのフラグを形成するビットを運ぶ。

その間に、論理回路ＬＳＯは接続／ｊ夕および／１７を
経て、それぞれ、ビットに対する動作（動作論理回路の
記載に関して前述した）の前のチャンネルの状態を示す
符号と、更新された状態の符号とを受信し、接続Ｊ４を
通じてＢＴＴに対し伝送するｇビットの最初の要求を発
信する。ＰＲＯＭ　ＰＰＴは線／ｊりによ逆論理回路Ｘ
ＣＴに対してメツセージの始−！、シを信号する。

メツセージの伝送は、ブロックＬＶＩ　（第５図）にお
けるメツセージの受信において述べたのと大変位た回路
を用いる手順で遂行される。

上記回路はつぎのものから成る。

（１）　　ＳＶＯと同じ、ｇビットの垂直シフトレジス
タ５ＯＴ （２）　　ＳＶＣと同じ、ＣＲＣ冗長符号のための垂直
シフトレジスタ５ＣＴ （３）機能および構造がＭＰＰに等しいマルチプレクサ
ＭＣＴ 釣　レジスタＳＯＯと構造は同じであるが、データの乗
せられ方が異々る、ｇビットを右ヘシフトする、入力マ
ルチプレクサを持ったレジスタ５ＨＯ（イ）　回路ＥＸ
Ｔを介して冗長キャラクタを右ヘシフトさせる、入力マ
ルチプレクサを持ったレジスタ５ＨＣｏこれは同様の機
能を回路ＥＸＯを介して行々うレジスタＳＯＣと同じで
ある。

Ｇ）上記回路を論理回路ＸＣＲと同様々方法で制御する
論理回路ＸＣＳおよびＸＣＴ ■　レジスタＳＯＴの出力かあるいはレジスタＲＭＯの
出力のいずれかから、レジスタＳＨＯヘキャラクタを書
込むことを許容するマルチプレクサＭＯＴ０このマルチ
プレクサはブロックＬＶＩのどの回路にも対応しない。

それでこの場合にも、回路ＳＯＴおよびＳＣＴの出力に
おいて新しいチャンネルの状態が存在し、各タイムスロ
ットの始ｔ、ｂにおいて、パス／にグおよび／９３を経
てそれぞれ残りの回路へ送られる。

へ送られる。

チャンネルに関係するこれ等の回路の動作を以下説明す
る。ただし論理回路Ｃｖ≠によって制御さ略する。

論理回路ＸＣＴがメソセージ開始の信号を受信すると、
上述のように、それは、線／ｇｇを通じてマルチプレク
サＭＣＴを、あらかじめ設定されたＣＲＣの初期設定符
号が存在するバス／９０に切換える。バス７とりを経て
ＭＣＴから転送されたその符号はレジスタＳＨＣに書込
まれる。

／旦フラグの伝送が終ると、伝送される最初のｇビット
がレジスタＲＭＯの出力において使用可能状態になる。

ＰＲＯＭ　ＰＴＴは、このｇビットの、バス／ど３、マ
ルチプレクサＭＯＴおよびバス／１３を経由するレジス
タＳＨＯへの転送を制御する。この目的のため、それは
、線／乙Ｏを経てＸＣ８およびＸＣＴに信号を発信する
。この−の論理回路は、線／どｇを経てマルチプレクサ
ＭＯＴを、線フラグを経てＳＨＯの入カマルチルクサを
それぞれ位置決めし、線／９３による指令と共に、同じ
レジスタへの並列書込みの指令を発信する。その間に、
接続／ｊ乙を経て、ＰＲＯＭ　ＰＴＴは、レジスタＳＨ
Ｏの直列出力に接続されている線／９乙へマルチプレク
サＭＦＵを切換え、そして、接続／ｊｊおよび／ｇ′７
を経て論理回路ＬＳＤへ転送が起ったことを知らせる。

論理回路ＬＳＯは、接続乙グを通じてＢＴＴに対する新
しいｇビットの要求を発生する。論理回路ＸＣ８は、Ｐ
ＣＭ群のタイムスロット内においてＰＲＯＭＰＰＴによ
って発生された接続／ｊ乙における指令によって、ＳＨ
Ｏ内に存在するどビットの右へのシフトを実行する。線
７９′乙を通じて送達される継続ビットは伝送のために
マルチプレクサＭＦＵへ、そしてＣＲＣ計算のだめ回路
ＥＸＴおよびＳＨＣへ運ばれる。

ＭＦＵの出力に存在する上記のように伝送されたビット
は、線／、４５；’により、動作論理回路へ再転送され
、そこで論理レベル”／”の連続ビット数のチェックを
受ける。

この数がｊに達すると常に、ｇビットの直列伝送を中止
し、マルチプレクサＭＦＵを線／ｊｇに切換える。線／
夕どによって、ＰＲＯＭ　ＰＰＴは回線へ論理１１０Ｉ
＋を送達する（零詰め）。それからそれはｇビットの伝
送を再開する。

伝送中のビットは、タイムペースから到着する適当々ｉ
９ルスとビットの流れを同期させるフリップ７０ノブＳ
ＦＵに接続されている線／乙りにある。

出ＰＣＭ群は線ノに接続されたＳＦＵの出力にある。

動作論理回路は送信される正しいビットを数え、完全な
ｇビットの伝送が起ったことを検出すると常に、前述し
た手順によって、ＲＭＯからＳＨＯへの伝送される新し
い♂ビットの転送を実行し、かつ論理回路ＬＳＯへ新し
いｇビットの要求の基準を送る。

ＢＴＴがメモリＭＥＯへメツセージの最後のｇビットを
転送し終った時、ＬＳＯから発生される、ｇビットのそ
れ以上の要求に対して、メモリＭＥＣに「メツセージ終
了」の指令コードと、最後のｇビットに含まれている正
しいビットの数とを書込むことによシ応答する。

動作論理回路は上記の情報を、レジスタＲＭＣから出て
行く接続／３’ｌおよび／４乙において発見する。回路
ＤＵＯおよび増分回路ＳＢＴは、通知されたビット数を
マルチプレクサＭＳＢを経て送信させる。この伝送の終
シにおいて、ＰＲＯＭ　ＰＰＴはＢＴＴに対して、線乙
グを経て、了解信号としてメツセージ終了信号を送り、
接続／５乙を通じて、マルチプレクサＭＦＵを、レジス
タＳＨＣの直列出力から到着している線１５；′にに接
続された入力へ切換える。このレジスタはここで、メツ
セージの終すニおいて伝送すべきＣＲＣ語を含む。

ＰＲＯＭ　ＰＰＴは線／ｊ７によシ、回路ＥＸＴに対し
てＣＲＣ語の計算を中止する指令を送り、ＣＲＣ語は線
／９ｇによりビット毎に送出される。

／乙ビットのＣＲＣ語の伝送の終シにおいて、動作論理
回路はフラグ伝送の状態を復活し、それはメツセージの
開始において述べたように実行される。

適当な指令によって、論理回路ＬＭＴ　（第１図）はブ
ロックＢＴＴを介して、論理回路ＬＶＯがＣＲＣ冗長符
号を次に伝送しないでメツセージを終了させるように要
求することができる。

この場合、動作論理回路は最後のにビットの伝送の終り
において、直接終了フラグを発生する。

これは、論理回路を、それ自身にループをなして接続さ
れているチャンネルをテストすることによって診断する
方法を得ることを目的とする。

既述の指令の他に、ＢＴＴはメモＩＪ　ＭＥＣに、「連
続フラグ伝送」、「アボートフラグ伝送」又は「アイド
ル状態伝送」の各指令を書込むこともできる。

これ等の場合においては、回線に送られるビットは常に
、線／ｊとおよびマルチプレクサＭＦＵを経由してＰＲ
ＯＭ　ＰＰＴから到着する。

ブロックＬＶＩにおけるように、このブロックにおいて
も、レジスタＲＩＴがあり、ブロックＬＭＴによって要
求されたであろう状態を示すチャンネル符号を、接続ｇ
３を経てＢＴＴから受信する。このレジスタがロードさ
れると、その出力信号は、比較器ＣＵＴによって、接続
乙ｊを経てタイムベースによって供給される最新のチャ
ンネルの符号と比較される。一致が得られた場合は、Ｓ
ｖＴの出力に存在する状態が、レジスタＬＲＴおよびバ
ス乙Ｚを経てＢＴＴへ送出される。もしメツセージがブ
ロックＬＭＴによって受は容れることができるならば、
レジスタＲＬＴおよびＲＩＴはゼロにリセットされ、そ
うで々い時は、メツセージはＲＬＴによって保持され、
次のフレームにおいて再び提供される。レジスタＲＬＴ
およびＢＩＴに対する指令は接続乙７゜７３　、　、ｒ
、２および７乙から到着する。

以上の記載は単なる例であり、これに限定するものでは
ない。変化や変形が発明の範囲内で可能である。

【図面の簡単な説明】

第１図は、多重インタフェースの概要を示すブロック図
である。 第２図は、第１図のブロックＤＳＣのブロック図である
。 第３図は、第１図のブロックＬＭＴのブロック図である
。 第≠図は、第１図のブロックＢＴＴのブロック図である
。 第５図は、第１図のブロックＬＶＩのブロック図である
。 第６図は、第１図のブロックＬＶＯのブロック図である
。 ＬＶＩ・・・第１の複数の回路、ＬＶＯ・・・第２の複
数の回路、ＢＴＴ・・・第３の複数の回路、ＤＳＣ・・
・第グの複数の回路、ＬＭＴ・・・高速マイクロプログ
ラム論理回路、ＰＰＲ、ＬＴＣ、ＳＢ’Ｖ　、　ＳＯＶ
　、　ＤＵＰ　、　ＥＸＯ−ＬＶＴの動作論理回路、Ｒ
ＰＳ　、　ＳＯＯ、ＳＯＣ・・・ＬＶＩのレジスタ、Ｃ
Ｖ／　、　ＣＶ２−ＬＶＩ　ノ置換手段、ＳＶＳ　、　
ＳＶＯ，ＳＶＣ・ＬＶＩの格納手段、ＬＴＴ、ＰＰＴ、
ＳＵＣ，ＭＳＢ、ＳＢＴ、ＤＵＯ，ＥＸＴ・・・ＬＶＯ
（７）動作論理回路、ＲＰＴ　、　ＳＨＯ，ＳＨＣ・＝
　ＬＶＯのレジスタ、ＣＶ３．　Ｃ’Ｖ！　・＝　ＬＶ
Ｏの置換手段、ＳＶＴ、　ＳＯＴ。 ＳＣＴ　・ＬＶＯノ格納手段、ＭＥＯ、ＭＥＣ−ＬＶＯ
の格納手段、ＲＡＭ・・・ＤＳＣのメモリ、ＬＧＡ　、
ＲＡＤ　、　ＬＡＤ・・・ＤＳＣのアクセス回路、ＲＦ
Ｍ、　ＲＦＳ　、ＲＣＭ、　ＲＲＣ・・・アクセス時間
を無関係にする手段、ｓｖｒ　・・・手動スイッチ、Ｒ
ＭＰ・・・ＬＭＴの読出専用メモリ、ＳＥＱ　、ＭＪＣ
、ＭＢＴ　、　ＦＬＧ・・・ＬＭＴの順序論理回路、Ａ
ＬＵ・・ＬＭＴの演算回路、ＬＵＭ　、　ＡＣＣ、ＲＤ
Ａ　、ＲＣ８、ＲＣＬ・・・ＬＭＴのレジスタ、ＣＯＭ
・・・手動スイッチ、ＬＴＴ、ＬＴＣ，ＴＳＲ，ＴＳＴ
　−・・透明手段。 代理人の氏名　　川原１）−穂

Claims (1)

1. 【特許請求の範囲】 （１）　　プロセサと、データ通信システムに属する３
   、２チヤンネル、乙７キロビツト／秒のＰＣＭ群のよう
   なデジタル伝送手段との間の多重通信インタフェースで
   あって、プロセサの周辺装置として動作し、高レベル型
   の対話手順によってメツセージに組立てられたデータの
   交換に使用されるプロセサとシステムの他のノードとの
   間の双方向通信経路として、群のチャンネルを制御する
   ことができ、（イ）　入チャンネルの同時処理のための
   第１の複数の回路（ＬＶＩ　）と、 （ロ）　出チャンネルを発生するための第２の複数の回
   路（ＬＶＯ）と、 （ハ）　前記第１の複数の回路から入着する情報を７時
   的に格納し、マイクロプログラム論理装置（ＬＭＴ　）
   から来着する情報を前記第２の複数の回路へ転送するた
   めの第３の複数の回路（ＢＴＴ　）と、（／〕 に）　メツセージの格納と、プロセサとの情報交換のた
   めの第≠の複数の回路（ＤＳＣ）と、（ホ）　メモリか
   ら伝送回路へ、および受信回路からメモリへのデータ転
   送を実時間で行うため、入力および出力メツセージに対
   するメモリの割付けを制御し、受信されまたは送信され
   るメツセージの有意ビットを計数し、各メツセージのビ
   ット数と使用する対話手順との両立性を調べ、プロセサ
   に対してメツセージの受信の生起、通信経路上の事象お
   よびそれ等の遷移を信号し、メツセージの伝送命令、通
   信経路の使用可能および禁止、通信経路の遷移、伝送す
   るメツセージを記憶するメモリ領域の利用可能性の要求
   、フィルタ、およびゼロ詰めメツセージの発生のような
   、プロセサからの指令を解読し実行する、高速マイクロ
   プログラム論理装置（ＬＭＴ　）とを含む多重通信イン
   タフェース。 （２、特許請求の範囲第１項記載の多重通信インタフェ
   ースにおいて、前記第１の複数の回路（ＬＶＩ　）は、 （）） （イ）各チャンネルについて独立な方法で、ＰＣＭ群の
   入力ビット流のための対話手順のアルゴリズムを、メツ
   セージの開始および終了の認識、不成立メツセージ、チ
   ャンネルのアイドル又は活性の状態、メツセージの正し
   さ、巡回冗長チェックによる正確性、ゼロ詰めビットの
   除去、受信データをｇビットに組立てること、残りのキ
   ャラクタの長さの認識のレベルまで実現し、群の継続す
   ルチャンネルについて時分割で動作すること妃より、入
   チャンネル毎に、受信した最後のｇビットと、巡回冗長
   符号のチェック計算の部分的結果と、手順のアルゴリズ
   ムにとって有意であるチャンネルの先行事象に関する全
   ての情報とを、２６Ｍ群の受信におけるビットと同様に
   含むビットン−ダンスから成る内部状態の進展をチャン
   ネル毎に生起させ、入力に対して瞬間的に適用されるビ
   ット／−ケンスの機能そのものである動作を実行し、イ
   ンタフェースの他の部分へ信号すべき事象に対応する状
   態を復号するための手段を含む、全チャンネルのための
   単一の動作論理回路（ＰＰＲ％　ｔ、’ｒｃ　％ＳＢＶ
   　、　　ＳＯＶ　、　　ＤＵＰ　Ｍ　　ＥＸＯ）と、（
   ロ）　入チャンネルの瞬間的状態を形成するピノトン−
   ケンスを内蔵するための、ＰＣＭ群のビットの受信のリ
   ズムで、動作論理回路によって供給される結果をもって
   書き変えられることのできるレジスタ（ＲＰＳ　Ｘ５Ｏ
   ＯＸ５ＯＣ）と、（ハ）　前記レジスタにおいて、入チ
   ャンネルと同期して、終了しつつあるチャンネルの瞬間
   的状態に関するピットシーケンスを、始まりつつあるチ
   ャンネルの瞬間的状態に関するビットシーケンスによっ
   て置換するための手段（ＣＶ／　、ＣＶ、２）　と、に
   ）入ＰＣＭ群と同期して情報を循環的にシフトすること
   によって、読出しおよび書込みのアドレス指定の必要な
   しに、最新でないチャンネルの瞬間的状態を格納するた
   めの手段（ｓｖｓ　Ｘ５ＶＯ１ＳＶＣ）とを含むことを
   特徴とするインタフェース。 （３）特許請求の範囲第１項記載の多重通信インタフェ
   ースにおいて、前記第２の複数の回路（ＬＶＯ）は、 （イ）　伝送データのどビットと、インタフェースの他
   の部分によって受信される最後の指令を示す符号と、巡
   回冗長符号の割算の部分的結果と、チャンネルにおける
   先行事象に対応する情報を含む状態符号とから構成され
   る、出チャンネルの瞬間的内部状態を形成するピットシ
   ーケンスに作用し、送信すべきビットの論理値とチャン
   ネルの新しい瞬間的状態とを、出ＰＣＭ群のタイムスロ
   ット毎に発生することによって、前記ピットシーケンス
   について対話手順のアルゴリズムを実現し、メツセージ
   の始めと終り、不成立のメツセージの基準の伝送があれ
   ばその伝送、インタフェースの他の部分への伝送すべき
   ｇビットの要求、残りのバイトの長さの認識ならびに冗
   長度なしにメツセージの終了があればその終了動作の各
   動作を、チャンネル毎に実行することによって、継続ス
   る群ノチャンネルに時分割で働らくための、全チャンネ
   ルニ対す単一の動作論理回路（Ｔ、ＴＴ　％　ｐｐ’ｒ
   　Ｘ５ＵＣ。 ＭＳＢ　Ｘ５ＢＴ　ＸＤＵＯＸＥＸＴ　）と、（Ｏ）　
   　出チャンネルの瞬間的状態を形成するピットシーケン
   スを内蔵するように備えられ、ＰｃＭ（Ｊ−） 群のビット伝送のリズムで、動作論理回路によって与え
   られる結果をもって書込み直すことのできるレジスタ（
   ＲＰＴ　、　５ＨＯ１ＳＴ（Ｃ）と、（ハ）　上記レジ
   スタにおいて、出チャンネルと同期して、終りつつある
   チャンネルの瞬間的状態に関するビットノーケンスを、
   始まりつつあるチャンネルの瞬間的状態に関するピット
   シーケンスによって置換するための手段（ＣＶ３、Ｃｖ
   ｌｌ−）と、に）入ＰＣＭ群と同期して情報を循環的に
   シフトすることにより、最新でないチャンネルの瞬間的
   状態を、読出しおよび書込みのアドレス指定をする必要
   なしに格納するための手段（ＳＶＴ　、　ＳＯＴ。 ＳＣＴ　）と、 （ホ）　各チャンネルにおいて将来伝送すべきｇビット
   と、インタフェースの他の部分によって受信された最後
   の指令を格納することのできる手段（ＭＥＯ、ＭＥＣ）
   とを含むことを特徴とするインタフェース。 （４）％許請求の範囲第１項記載の多重通信インタフェ
   −スにおいて、前記第≠の複数の回路（乙） （ＤＳＣ）は、 （イ）２重のアクセス経路を有し、これ等の経路の７つ
   を経由してプロセサのメモリとして、かつ他方の経路を
   経由して局部メモリとしてアドレス指定することができ
   、３．２チヤンネルのＰＣＭ群に到着するデータおよび
   そこから離別するデータを内蔵し、しかも内部における
   転送の必要なしに相互にデータを転移し合うことができ
   るように設計され、更にインタフェース自体のマイクロ
   プログラム論理回路（ＬＭＴ　）の動作に必要な作業情
   報を内蔵するメモリ（ＲＡＭ　）と、 ←）　プロセサの読出し書込みサイクルの時間幅に関係
   なく、前記マイクロプログラム論理回路の各回路におい
   て待つことなくアクセスする可能性を常に保証すること
   のできる、前記メモリへのアクセス回路（ＬＧＡ　’Ｉ
   　ＲＡＤ　、　ＬＡＤ　）と、（ハ）　プロセサによっ
   て１つの周辺装置のいくつかのロケーションとしてアド
   レス指定されかつアクセスされ、インタフェースによる
   プログラム割込みの技法又はプロセサによる走査技法に
   よる対話動作を許容する回路と関連し、レジスタおよび
   ＦＩＦＯメモリ内で組織されてプロセサおよびインタフ
   ェースの論理回路によるアクセス時間を独立にすること
   のできる手段（ＲＦＭＸＲＦＳ　ＸＲＣＪＲＲＣ）とを
   含むことを特徴とするインタフェース。 （５）特許請求の範囲第１項記載の多重通信インタフェ
   ースにおいて、前記高速マイクロプログラム論理回路（
   ＬＭＴ　）は、 （イ）特別々対話手順により手動スイッチ（ＳＷＴ　）
   を介して選択され得るマイクロプログラムを内蔵する読
   出し専用メモリ（ＲＭＰ　）と、（ロ）　マイクロプロ
   グラム自体により供給される指令と、プロセサからの符
   号と、２重アクセス経路メモリ（ＲＡＭ　）に内蔵され
   る符号と、前記第３の複数の回路（ＢＴＴ　）を経て前
   記第１の複数の回路（ＬＶＩ　）と前記第２の複数の回
   路（ＬＶＯ）とから到来する符号とによって、次のマイ
   クロ命令のアドレスを発生する順序論理回路（ＳＥＱ　
   ）　ＭＪＣｌＭＢＴ　、　　ＦＬＧ　）と、 （ハ）動作論理演算装置（ＡＬＵ　）と、に）複数の動
   作レジスタ（ＬＵＪ　ＡＣＣ、ＲＤＡ。 ＲＣ８’Ｉ　ＲＣＬ　）とを含むことを特徴とするイン
   タフェース０ （６）　　手動スイッチ（ＣＯＭ　）の位置決めと、チ
   ャンネル０および／乙におけるデータについて手順のア
   ルゴリズムを使用せずに、メモリロケーションとチャン
   ネルとの間の両方向性の直接転送を実行することによっ
   て、チャンネルＯと／乙とを透明な方法で使用すること
   ができるようにする手段（ＬＴＴ　、　ＬＴＣ）　ＴＳ
   Ｒ、ＴＳＴ　）を含むことを特徴とする特許請求の範囲
   第１項記載の多重通信インタフェース。