JPS5935529B2 - アナログ・デイジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は高速かつ高分解能をもつアナログ・ディジタル
変換器に関するものである。

最近のマイクロ・コンピュータ（ＭＰＵ）の進歩によっ
て、各種のアナログシステムをディジタルシステムに置
き換える試みがなされている。

この場合アナログ信号をディジタル信号に変換する必要
があるが、このＡ／Ｄ変換に伴う分解能はそのままディ
ジタルシステムの精度や連続性等を左右する。

このため如何に高分解能のＡ／Ｄ変換を行なうかは、デ
ィジタルシステムの精度や連続性を向上させるうえから
大きな問題となる。

Ａ／Ｄ変換の分解能を上げるには、計数形のＡ／Ｄ変換
器を用いるか、あるいは、高分解能Ａ／Ｄ変換器を用い
ることが考えられる。

しかしながら、前者は変換速度が遅いという欠点があり
、また、後者は構成が複雑でかつ高価となる欠点がある
。

ここにおいて本発明は簡単な回路構成で、高速、高分解
能のＡ／Ｄ変換器を実現しようとするものである。

第１図は本発明の一実施例を示す構成ブロック図である
。

図において、１０は一方の入力端にアナログ信号ｅ１が
印加されている比較器、２０は比較器１０からの信号を
入力とするプロセッサで、これには例えばマイクロコン
ピュータが使用される。

３０はプロセッサ２０からのディジタル信号をアナログ
信号に変換するＤ／Ａ変換器、４０はプロセッサ２０か
らの信号によってディザ（ｄｉｔｈｅｒ）信号を発生す
るディザ信号発生回路、５０はＤ／Ａ変換器３０からの
信号ｅＡと信号発生回路４０からのディサ信号ｅ５とを
加算する加算回路である。

比較器１０は、一方の入力端に印加されているアナログ
信号ｅ１と他方の入力端に印加されている加算回路５０
からの信号ｅｆとを比較し、その比較結果をプロセッサ
２０への入力信号として与えている。

プロセッサ２０は、逐次比較機能、計数機能をもつもの
で、入力ポート２１、例えば、リード・ライトメモリ構
成されたデータメモリ部２２、演算制御部２３、例えば
リード・オンリーメモリで構成されたプログラムメモリ
部２４および出力ポート２５で構成されている。

入力ポート２１は比較器１０からの信号が与えられ、こ
こで演算制御部２３からの信号によって比較器１０の出
力信号が読み込まれるのを待っている。

データメモリ部２２は、演算制御部２３からの信号によ
って例えば入力ポート２１から与えられる信号を一時的
に記憶したり、演算結果を記憶したりする。

プログラムメモリ部２４は、入力アナログ信号をディジ
タル信号に変換するための変換手順や演算に必要なデー
タ等が予じめ記憶されており、その内容が演算制御部２
３からの信号によって読み出される。

演算制御部２３は入力ポート２１に与えられている信号
の状態を読み込み、これをデータメモリ部２２に書き込
んだり、プログラムメモリ部２４からの変換手順や演算
手順を解読したり、 １ここから読み出したデータやデ
ータメモリ部２２から読み出した信号を使用してディジ
タル演算を行なったりする。

出力ポート２５はデータメモリ部２２あるいは演算制御
部２３から出力されたディジタル信号が与えられており
、演算制御部２３ ・からの信号によってＤ／Ａ変換器
３０にディジタル信号を、あるいはディザ信号発生回路
４０に制御信号を出力する。

Ｄ／Ａ変換器３０は出力ポート２５から出力されるディ
ジタル信号をアナログ信号に変換し、これを加算回路５
０に与えている。

第２図はディザ信号発生回路４０の一例を示すもので、
イは回路図、口は出力波形図である。

この回路は、■＋電源に接続されるスイッチＳｌ、Ｖ−
電源に接続されるスイッチＳ２、各スイッチＳ１．Ｓ２
に接続された抵抗４１，４４、これらの抵抗４１．４４
を介して印加される信号を積分するコンデンサ４２で構
成されている。

そして、スイッチＳ１．Ｓ２は、プロセッサ２０からの
信号によって駆動され、出力端（コンデンサ４２の一端
）から、口に示すように時間とともに連続して正極性側
と負極性側とに変化するディサ信号ｅ。

を出力する。

本発明においては、ディザ信号はこのように時間ととも
に連続して正極性側と負極性側とに変化する一次遅れ信
号、鋸歯状波信号あるいは三角波信号を総括して相称す
るものとし、このようなディザ信号の発生のタイミング
等はプロセッサ２０からの制御信号によって制御される
。

このように構成した装置は、はじめにディザ信号を発生
させない状態で逐次比較方式によるＡ／Ｄ変換動作を行
い、次にディザ信号を発生させた状態で計数方式による
Ａ／Ｄ変換動作を行なう点に動作の特徴を有する。

以下、第３図のフローチャートを参照しながら、その動
作を詳しく説明する。

まず、はじめに装置は、逐次比較方式によるＡ／Ｄ変換
動作を行なうモード（逐次比較モード）におかれる。

この逐次比較モードにおいては、プロセッサ２０はディ
ザ信号を発生させないように制御しており、比較器１０
、プロセッサ２０およびＤ／Ａ変換器３０を含むループ
によって、入力アナログ信号ｅ１を逐次比較方式によっ
てディジタル信号に変換する。

すなわち、はじめ、演算制御部２３の一部に形成したＡ
レジスタの最上桁のビットにＩｆ １”をセットさせる
（ステップ■）。

これによりＡレジスタにこのＡレジスタの全容量の５０
係に相当するディジタル量がセットされる。

次にＡレジスタの内容をＤ／Ａ変換器３０に出力する（
ステップ■）。

これによってＤ／Ａ変換器３０は前記５０％に相当する
ディジタル量をアナログ量に変換し、このアナログ信号
ｅｆが比較器１０の他方の入力端に加えられる。

次に比較器１０の出力信号を読み込み、その信号の状態
を判断する（ステップ■）。

ここで、読み込んだ信号の状態がＩＩ ＯＩＩ、すなわ
ちｅｌ〈ｅｆであれば、Ａレジスタの最上術ビットに最
初にセットしておいたＩｌ １をＩＩ ＯＩＩにリセッ
トする（ステップ■）。

また、読み込んだ信号の状態が“１１“すなわちｅ １
＞ｅ （であれば、Ａレジスタの最上術ビットにセット
しておいたＩＩ Ｉ ＩＩはそのままとする。

次にこのＡレジスタが全桁終了したか否か判断しくステ
ップ■）、終了していない場合、次の桁すなわち蚕上桁
ビットに対しては２ビツト目（上位桁ビットに対して１
／２の重みをもつ）にＩｆ Ｉ Ｉｆをセットする（ス
テップ■）。

これによって、Ａレジスタの内容に全容量の２５係もし
くは７５％に相当するディジタル信号がセットされたこ
とになる。

ここで手順は再びステップ■に戻り、前記と同様にステ
ップ■〜ステップ■の操作がなされる。

ここでステップ■の操作では今度は３ビツト目にＩＩ
Ｉ ＩＩがセントされる。

このようにして、前記ステップ■〜ステップ■の操作が
Ａレジスフの全桁終了するまで、すなわちＡレジスタの
最小桁ビットにＩＩ ＩＩ＋ またはＩｆ □ Ｉｆ
がセットされるまで続けられる。

そして、全桁が終了すると、逐次比較モードは終了し、
Ａレジスタに残されている内容Ｄ１が入力アナログ信号
ｅ１を逐次比較方式によってディジタル信号に変換した
値となり、その分解能はＤ／Ａ変換器３０のビット数に
対応する。

続いて、装置は計数方式によるＡ／Ｄ変換動作を行なう
モード（計数モード）に移行する。

この計数モードにおいては、はじめに演算制御部２３の
一部に形成した計数カウンタの内容をリセットする（ス
テップの）。

また、ディザ信号発生回路４０に制御信号を送り、ここ
から例えば第４図に示すようにはじめに正極性側に変化
する鋸歯状波信号のディザ信号を発生する（ステップ■
）。

なお、このディザ信号ｅｓの振幅はＤ／Ａ変換器３０の
ＩＬＳＢ（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉ
ｔ）に等しいことが望ましい。

ディザ信号ｅｓが発生すると、加算回路５０において、
このディザ信号ｅｓがＤ／Ａ変換器３０から出力されて
いるＤｌに対応したアナログ信号ｅＡｔに加算され、ｅ
５＋ｅＡｘが比較器１０の他方の入力端に印加されるこ
ととなる。

次にプロセッサ２０は、比較器１０の出力信号を読み込
み、その信号の状態を判断する（ステップ■）。

ここで、読み込んだ信号の状態がＩＩ □ ｌ１１すな
わちｅｌ〉ｅｆ（＝ｅｓ十ｅＡ１ ）であれば前記計数
カウンタに１を加える（ステップ［相］）。

以後、比較器１０の出力信号の状態が“１１゛１になる
まで、すなわち、入力アナログ信号ｅ１ と加算回路５
０からの信号ｅ５＋ｅＡ１とが一致するまで、前記ステ
ップ■とステップ［相］の操作を繰返す。

そして、ｅ１≦ｅｆ（二ｅｓ＋ｅＡ１）となると、計数
モードは終了し、カウンタに残されている内容（計数値
ｔａ ）を記憶させ、その後カウンタをり・セットする
（ステップ０）。

次にＤ／Ａ変換器３０から逐次比較モードで得られたデ
ータＤ１にＩＬＳＢを加えたＤ１＋ＩＬＳＢを加えたＤ
１＋ＩＬＳＢに対応する信号を出力する（ステップ＠）
。

次に、ディザ信号発生回路４０から、負極性側に変化す
るディザ信号−ｅ５を発生する（ステップ０）。

このディザ信号１ちが発生すると、加算回路５０におい
てＤ１＋ＩＬＳＢに対応したアナログ信号からｅ。

が引かれ、ｅ ＡＩ＋ Ｉ ＬＳＢ −ｅ ５が比較器
１０の他方の入力端に印加されることとなる。

次にプロセッサ２０は、比較器１０の出力信号を読み込
み、その信号の状態を判断する（ステップ０）。

ここで、読み込んだ信号の状態が“ｌ□ ＩＩ すなわ
ちｅｌ＜ｅｆ（＝ｅＡａ ＋ＩＬＳＢ ｅ、）であれ
ば計数カウンタに１を加える（ステップ０）。

以後、比較器１０の出力信号の状態が１１゛になるまで
、すなわち、入力アナログ信号ｅ１ と加算回路５０か
らの信号（ｅＡｔ ＋ＩＬＳＢ ｅ８）とが一致する
まで前記ステップ０とステップ６のの操作を繰返す。

そして、ｅ１≧ｅｆとなると、ステップ［相］に移り、
ここで、カウンタの内容ｔｄを記憶し、ステップ■から
ステップ［相］の操作で得られたカウンタの内容ｔａを
利用して、ｔ ａ／（ｔ ａ＋ｔ ｂ ）の演算を行な
う。

この演算結果Ｄ２は、第４図から明らかなように、ｔａ
はｅｘに、また、ｔａ十ｔｂがＩＬＳＢに対応する（た
だし、正負のディザ信号の傾斜角θがともに等しいもの
とする）もので次式で表わすことができる。

続いて、プロセッサ２０は、逐次比較モードで得られた
ディジタル信号り、と、計数モードで得られたディジタ
ル信号Ｄ２ とを第５図に示すように加える。

これによって、Ｄ２の部分だけ分解能が向上し、入力ア
ナログ信号ｅ１に対応した高分解能のディジタル信号を
得ることができる。

また、ディザ信号の振幅値が変化しても、正極性側と負
極性側に変化する傾斜角θが等しい限り、Ｄ２を表す式
から明らかなように、その影響を受けないという特長が
ある。

なお、上記の実施例においては、はじめにＤ／Ａ変換器
３０からＤ１＋ＩＬＳＢに対応した信号を出力し、これ
に負のディザ信号を重畳させてｔｂを求め、次にＤ／Ａ
変換器からＤｌに対応した信号を出力し、これに正のデ
ィザ信号を重畳させてｔａを求めるようにしてもよい。

なお、前記した各実施例ではディザ信号をＤ／Ａ変換器
の出力信号に重畳する場合を例にとって説明したが、入
力アナログ信号に重畳するようにしてもよい。

以上説明したように、本発明によれば、簡単な回路構成
で、高速、高分解能のＡ／Ｄ変換器が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成ブロック図、第２
図はディザ信号発生回路の一例を示す回路図、第３図は
プロセッサの動作の一例を示すフローチャート、第４図
は計数モードにおける動作説明図、第５図は変換したデ
ィジタル信号の概念図である。 １０・・・・・・比較器、２０・・・・・・プロセッサ
、３０・・・・・・Ｄ／Ａ変換器、４０・・・・・・デ
ィザ信号発生回路、５０・・・・・・加算回路。

Claims (1)

1. 【特許請求の範囲】 １ 人力アナログ信号を一方の入力とする比較器、この
   比較器からの信号を入力とする少なくとも逐次比較機能
   と計数機能とをもったプロセッサ、このプロセッサから
   のディジタル信号をアナログ信号に変換するＤ／Ａ変換
   器、前記プロセッサからの信号を入力し時間とともに連
   続して正極性側と負極性側とに変化する信号を出力する
   ように構成されたディザ信号発生路を具備し、前記プロ
   セッサは、はじめに前記ディザ信号発生回路の動作を停
   止させるとともに前記比較器、プロセッサおよびＤ／Ａ
   変換器を含んでループを構成し当該ループによって前記
   入力アナログ信号を逐次比較方式でディジタル信号に変
   換する動作と、前記ディザ信号発生回路を動作させ当該
   ディザ信号発生回路からの正極性側に変化するディザ信
   号を前記逐次比較方式で得られたディジタル信号Ｄ１に
   対応する前記Ｄ／Ａ変換器の出力信号に重畳しこの重畳
   信号が前記入力アナログ信号に一致するまでの時間ｔａ
   を計数するとともに、前記Ｄ／Ａ変換器の出力信号をＤ
   １＋ＩＬＳＢに対応する信号に変化させこの信号に前記
   ディザ信号発生回路からの負極性側に変化するディザ信
   号を重畳し、この重畳信号が前記入力アナログ信号に一
   致するまでの時間ｔｂを計数し、前記逐次比較方式で得
   られたディジクル信号Ｄ１ と前記計数値ｔａ、ｔｂを
   利用して□なる演算を行なって得られたディジタ ｔａ＋ｔｂ ル値Ｄ２とから前記入力アナログ信号に対応するディジ
   タル信号を得る動作をなすことを特徴とするアナログ・
   ディジタル変換器。