JPS5935531B2 - 非線形ｄ／ａコンバ−タ - Google Patents
非線形ｄ／ａコンバ−タInfo
- Publication number
- JPS5935531B2 JPS5935531B2 JP2499379A JP2499379A JPS5935531B2 JP S5935531 B2 JPS5935531 B2 JP S5935531B2 JP 2499379 A JP2499379 A JP 2499379A JP 2499379 A JP2499379 A JP 2499379A JP S5935531 B2 JPS5935531 B2 JP S5935531B2
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- JP
- Japan
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- output
- counter
- circuit
- signal
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/84—Non-linear conversion
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は非線形伸長特性をもったパルス符号変調（ＰＣ
Ｍ）用の非線形Ｄ／Ａコンバータに関するものである。
Ｍ）用の非線形Ｄ／Ａコンバータに関するものである。
従来、ＰＣＭ通信などで使用されるＤ／Ａコンバータに
は、抵抗回路網あるいは容量回路網といったアナログ信
号処理の回路網が使われているために、正確なり／Ａ変
換を行うには極めて多数のスイッチを必要とする欠点が
あった。
は、抵抗回路網あるいは容量回路網といったアナログ信
号処理の回路網が使われているために、正確なり／Ａ変
換を行うには極めて多数のスイッチを必要とする欠点が
あった。
しかも各抵抗あるいは各キャパシターはその値を正確に
規定しかつ温度変化に応動しないようにする必要があっ
た。
規定しかつ温度変化に応動しないようにする必要があっ
た。
しかしこれらの欠点を除くために第１図のような計数型
Ｄ／Ａコンバータが提案されている。
Ｄ／Ａコンバータが提案されている。
図中１１はｎビットレジスタで構成される入力装置、Ｐ
は基準パルス源、Ｚはのこぎり波信号源、１２は論理デ
ィジタル比較器、１３は計数器、Ｓはスイッチング装置
を示す。
は基準パルス源、Ｚはのこぎり波信号源、１２は論理デ
ィジタル比較器、１３は計数器、Ｓはスイッチング装置
を示す。
このＤ／Ａコンバータは、基準パルス源Ｐを端子Ｔで起
動し、基準パルス源Ｐからのパルスを計数器１３を用い
て計数し、この結果をディジタル比較器１２を介して入
力レジスタ１１の状態と比較し、両者の状態が一致した
時点でディジタル比較器１２から制御信号を送出して、
スイッチング装置Ｓを起動し、端子Ｔにより基準パルス
源Ｐと同時に起動したのこぎり波信号源Ｚの瞬時値をス
イッチング装置Ｓがディジタル比較器１２からの信号で
オンとなるとコンデンサＣに転送し、出力端子Ｕからア
ナログ信号として出力するものである。
動し、基準パルス源Ｐからのパルスを計数器１３を用い
て計数し、この結果をディジタル比較器１２を介して入
力レジスタ１１の状態と比較し、両者の状態が一致した
時点でディジタル比較器１２から制御信号を送出して、
スイッチング装置Ｓを起動し、端子Ｔにより基準パルス
源Ｐと同時に起動したのこぎり波信号源Ｚの瞬時値をス
イッチング装置Ｓがディジタル比較器１２からの信号で
オンとなるとコンデンサＣに転送し、出力端子Ｕからア
ナログ信号として出力するものである。
しかしながら、この回路構成では、Ｄ／Ａ変換した場合
のアナログ出力値の誤差の補正ができない欠点がある。
のアナログ出力値の誤差の補正ができない欠点がある。
そこで、誤差補正機能を有した回路が従来より提案され
ているが、従来のそのような回路は、その回路構成が複
雑となる欠点があった。
ているが、従来のそのような回路は、その回路構成が複
雑となる欠点があった。
本発明はこれらの欠点を除去するために、入力装置とし
て、ｎビットディジタル入力信号を（ｎ十ｍ）ビットデ
ィジタル信号に変換するプログラマブル符号変換装置を
用い、それによって回路構成が簡単でありながら誤差補
正機能を具備させＤ／Ａコンバータの変換精度を向上さ
せることを目的とするものである。
て、ｎビットディジタル入力信号を（ｎ十ｍ）ビットデ
ィジタル信号に変換するプログラマブル符号変換装置を
用い、それによって回路構成が簡単でありながら誤差補
正機能を具備させＤ／Ａコンバータの変換精度を向上さ
せることを目的とするものである。
以下本発明の実施例を図面を用いて詳細に説明する。
第２図は本発明の実施例のブロック線図であり、■・・
・■はディジタル符号化信号の入力端子、２１は入力端
子がｎビット、出力端子がｎ−１−ｍビットのプログラ
マブル符号変換回路としてのプログラム可能読出専用メ
モリＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂ １ｅＲｅａｄ
０−ｎ１ｙ Ｍｅｍｏｒｙ）である。
・■はディジタル符号化信号の入力端子、２１は入力端
子がｎビット、出力端子がｎ−１−ｍビットのプログラ
マブル符号変換回路としてのプログラム可能読出専用メ
モリＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂ １ｅＲｅａｄ
０−ｎ１ｙ Ｍｅｍｏｒｙ）である。
２２はディジタル比較器、２３は計数器で、いずれもｎ
＋ｍビットで動作するものであり、２４は基準パルス源
、２５は基準パルス源のパルス周波数に比べ十分ニ高い
周波数を持つパルスを発生する高速基準パルス源、２６
はスイッチ、２７は積分回路、２８は標本保持回路、２
９と２９′はクロックパルスの入力端子、３０はアナロ
グ信号出力端子である。
＋ｍビットで動作するものであり、２４は基準パルス源
、２５は基準パルス源のパルス周波数に比べ十分ニ高い
周波数を持つパルスを発生する高速基準パルス源、２６
はスイッチ、２７は積分回路、２８は標本保持回路、２
９と２９′はクロックパルスの入力端子、３０はアナロ
グ信号出力端子である。
第３図は本発明の動作時のタイミング説明図である。
以下第２図及び第３図を参照しながら本発明の基本とな
る構成回路の動作原理を説明する。
る構成回路の動作原理を説明する。
まず時刻ｔ ＝ ｏでＰＲＯＭ２１の入力端子■〜■に
ディジタル符号化信号を入力する。
ディジタル符号化信号を入力する。
これと同時に入力端子２９から第３図すに示すように、
クロックパルスＰ１を入力して基準パルス源２４を起動
し、計数器２３で基準パルス源２４から発生するパルス
を計数する。
クロックパルスＰ１を入力して基準パルス源２４を起動
し、計数器２３で基準パルス源２４から発生するパルス
を計数する。
一方、前記のクロックパルスＰ１で同時に起動する高速
基準パルス源２５から発生する高速基準パルスはスイッ
チ２６を介して積分回路２７で積分され、その出力波形
は第３図ａに示すように、積分される信号が高速でオス
オフするパルスであるために曲線３１のこまかく充放電
を繰り返しながら全体としてのこぎり波状の波形を示す
充電特性を示す。
基準パルス源２５から発生する高速基準パルスはスイッ
チ２６を介して積分回路２７で積分され、その出力波形
は第３図ａに示すように、積分される信号が高速でオス
オフするパルスであるために曲線３１のこまかく充放電
を繰り返しながら全体としてのこぎり波状の波形を示す
充電特性を示す。
そして計数器２３のディジタル符号がＰＲＯＭ２１の出
力ディジタル処理と一致した時刻ｔ１ で、第３図Ｃ
に示すように、ディジタル比較器２２からスイッチ２６
を制御するパルスＰ１′が送出され、それによってスイ
ッチ２６が開き、積分回路２７への高速基準パルスの入
力は遮断される。
力ディジタル処理と一致した時刻ｔ１ で、第３図Ｃ
に示すように、ディジタル比較器２２からスイッチ２６
を制御するパルスＰ１′が送出され、それによってスイ
ッチ２６が開き、積分回路２７への高速基準パルスの入
力は遮断される。
この時の積分回路２７のアナログ出力は時刻ｔ１ で決
定する値となっており、その後直ちにこのアナログ値は
第３図ａに於ける曲線３２のなめらかな指数関数の放電
特性で示される下降曲線を示し、時刻ｔｏから一定の時
間後の時刻ｔｃに入力端子２９′から第３図ｄに示すク
ロックパルスｐ／／が入力され、標本保持回路２８が起
動されて、下降曲線３２のレベルをサンプリングして保
持する。
定する値となっており、その後直ちにこのアナログ値は
第３図ａに於ける曲線３２のなめらかな指数関数の放電
特性で示される下降曲線を示し、時刻ｔｏから一定の時
間後の時刻ｔｃに入力端子２９′から第３図ｄに示すク
ロックパルスｐ／／が入力され、標本保持回路２８が起
動されて、下降曲線３２のレベルをサンプリングして保
持する。
そしてＤ／Ａコンバータの入力ディジタル符号化信号に
対応するアナログ信号ＰＡｉｔｓ第３図ｅに示すように
出力端子３０より取り出される。
対応するアナログ信号ＰＡｉｔｓ第３図ｅに示すように
出力端子３０より取り出される。
続いてクロックパルスの入力端子２９から時刻ｔｃ＋△
ｔｄこ、第３図すに示すように、パルスＰ２が入力され
積分回路２７がリセットされ、次の入力ディジタル符号
化信号に対し同様な事が時刻Ｐ４．Ｐ４’・・・・・・
に於いて繰り返される。
ｔｄこ、第３図すに示すように、パルスＰ２が入力され
積分回路２７がリセットされ、次の入力ディジタル符号
化信号に対し同様な事が時刻Ｐ４．Ｐ４’・・・・・・
に於いて繰り返される。
本発明のＤ／Ａコンバータは、積分回路２７での高速基
準パルスの積分時間ｔをある単位微少時間△ｔの整数倍
に選ぶことで、積分回路２７をリセットして、ディジタ
ル符号化信号が入力してパルスＰ１ 、Ｐ２・・・・・
・が得られてから一定時間後に標本化される積分回路２
７の出力の下降曲線３２が非線形を示すので伸張特性が
得られるものとなる。
準パルスの積分時間ｔをある単位微少時間△ｔの整数倍
に選ぶことで、積分回路２７をリセットして、ディジタ
ル符号化信号が入力してパルスＰ１ 、Ｐ２・・・・・
・が得られてから一定時間後に標本化される積分回路２
７の出力の下降曲線３２が非線形を示すので伸張特性が
得られるものとなる。
なおりロックパルス入力端子２９および２９′からのク
ロックパルスは、入力端子２９からのパルスが入力端子
２９′より一定時間△ｔｃ だけ遅いので、遅延回路を
用いて、Ｄ／Ａコンバータ内部に装備した１個のクロッ
クパルス発生器を使用して実現できる。
ロックパルスは、入力端子２９からのパルスが入力端子
２９′より一定時間△ｔｃ だけ遅いので、遅延回路を
用いて、Ｄ／Ａコンバータ内部に装備した１個のクロッ
クパルス発生器を使用して実現できる。
また、本発明では、入力ディジタル符号化信号はｎビッ
トであっても、ディジタル比較器２２、計数器２３によ
るディジタル処理系ではｎ＋ｍビットで処理がなされる
。
トであっても、ディジタル比較器２２、計数器２３によ
るディジタル処理系ではｎ＋ｍビットで処理がなされる
。
すなわち計数器２３のカウント数は最大（２ｎ＋ｍ
１ ）である。
１ ）である。
一方策１図の従来例では最大カウント数は（２ｎ−１）
となる。
となる。
ところで第１図と第２図のアナログ出力がいずれもディ
ジタル符号化信号入力後一定時刻ｔｃで行われるとすれ
ば、第１図の従来例ではｎビットのディジタル処理を行
っているために、一定時刻ｔｃ内に２ｎ個のレベル、第
２図の本実施例ではｎ＋ｍビットのディジタル処理を行
っているため２ ｎ ＋ｍ個のレベルのアナログ値がそ
れぞれ標本化できる事になる。
ジタル符号化信号入力後一定時刻ｔｃで行われるとすれ
ば、第１図の従来例ではｎビットのディジタル処理を行
っているために、一定時刻ｔｃ内に２ｎ個のレベル、第
２図の本実施例ではｎ＋ｍビットのディジタル処理を行
っているため２ ｎ ＋ｍ個のレベルのアナログ値がそ
れぞれ標本化できる事になる。
この場合、各カウント周期は第１図の従来例をＴとすれ
ば、第２図ではＴ／２ｍとなる。
ば、第２図ではＴ／２ｍとなる。
したがって本実施例では２ｎ＋ｍ個の取り得るアナログ
レベルから、入力ディジタル符号化信号に対応する理想
的なアナログレベルに最も近い２ｎ個のレベルをＰＲＯ
Ｍ２１の記憶内容で指定することができる。
レベルから、入力ディジタル符号化信号に対応する理想
的なアナログレベルに最も近い２ｎ個のレベルをＰＲＯ
Ｍ２１の記憶内容で指定することができる。
第４図は、上記の補正方法の効果を具体的に説明する出
力レベル図で、ｎビット人カテ′イジタル符号化信号に
対して、ａは第１図でのディジタル処理系がｎビットで
２ｎ個の理想出力レベル（Ｌｌ 、Ｌ２、−Ｌ２ｎ ）
を示す図、ｂはａに対する実際の出力レベル図、Ｃは第
２図でのディジｎ＋ｍ タル処理系が（ｎ＋ｍ）ビットで２ 個の理想出力
レベル（Ｌ’ １ 、 Ｌ’２−−Ｌ’２ ｎ＋ｍ）
ヲ示す図、ｄはＣに対する実際の出力レベル図である。
力レベル図で、ｎビット人カテ′イジタル符号化信号に
対して、ａは第１図でのディジタル処理系がｎビットで
２ｎ個の理想出力レベル（Ｌｌ 、Ｌ２、−Ｌ２ｎ ）
を示す図、ｂはａに対する実際の出力レベル図、Ｃは第
２図でのディジｎ＋ｍ タル処理系が（ｎ＋ｍ）ビットで２ 個の理想出力
レベル（Ｌ’ １ 、 Ｌ’２−−Ｌ’２ ｎ＋ｍ）
ヲ示す図、ｄはＣに対する実際の出力レベル図である。
ａでは各入力ディジタル符号化信号に対する理想的な出
力レベルを示しているが、実際の出力レベルがｂで示さ
れるように誤差を含んでいると仮定する。
力レベルを示しているが、実際の出力レベルがｂで示さ
れるように誤差を含んでいると仮定する。
次にディジタル処理系を（ｎ＋ｍ）ビットとすれば、上
記で説明したようにＣで示されるように２ｎ＋ｍ個の理
想出力レベルが存在する。
記で説明したようにＣで示されるように２ｎ＋ｍ個の理
想出力レベルが存在する。
しかしこの時の実際の出力レベルは誤差を含んでいるた
め理想値からずれた値を示すｄで表されると仮定する。
め理想値からずれた値を示すｄで表されると仮定する。
第４図ａの各理想出力レベルから横に引いた点線の各レ
ベルに最も近いレベルを探し、Ｃでそれニ対応する（ｎ
＋ｍ）ビットのディジタル符号化信号を、ＰＲＯＭ中に
ｎビットの原人カデイジタル符号化信号と対照させた形
で書き込む。
ベルに最も近いレベルを探し、Ｃでそれニ対応する（ｎ
＋ｍ）ビットのディジタル符号化信号を、ＰＲＯＭ中に
ｎビットの原人カデイジタル符号化信号と対照させた形
で書き込む。
したがってＦＲＯＭには（ｎ−ｈｎ）ビットで表示でき
るレベルの内、所定のｎビット出力に対し最も誤差の少
ないレベルとなる２０個のディジタル符号化信号のみが
書き込まれることになる。
るレベルの内、所定のｎビット出力に対し最も誤差の少
ないレベルとなる２０個のディジタル符号化信号のみが
書き込まれることになる。
たとえばａでレベルＬ２ｎ−１で表示される理想出力レ
ベルに最も近い出力レベルはｄでΔ印の出力レベルであ
る。
ベルに最も近い出力レベルはｄでΔ印の出力レベルであ
る。
したがってΔ印のレベルを出力するにはＣでレベルＬ′
２ｎ＋ｍ−・１で表示される（ｎ＋ｍ）ビットのディジ
タル符号化信号を、ａでレベルＬ２ｎ−１で表示される
ｎビットディジタル符号化信号に対照させてＰＲＯＬに
書き込むわけである。
２ｎ＋ｍ−・１で表示される（ｎ＋ｍ）ビットのディジ
タル符号化信号を、ａでレベルＬ２ｎ−１で表示される
ｎビットディジタル符号化信号に対照させてＰＲＯＬに
書き込むわけである。
逆に言えばａでのレベルＬ２ｎ−１を示すｎビットデジ
タル符号化信号が本発明のＤ／Ａコンバータに入力され
れば、ＰＲＯＭ中でレベルＬ′２ｎ十ｍ−１を示す（ｎ
＋ｍ）ビットディジタル符号化信号に変換され、これに
対応する誤差の少ないアナログ出力が送出されることに
なる。
タル符号化信号が本発明のＤ／Ａコンバータに入力され
れば、ＰＲＯＭ中でレベルＬ′２ｎ十ｍ−１を示す（ｎ
＋ｍ）ビットディジタル符号化信号に変換され、これに
対応する誤差の少ないアナログ出力が送出されることに
なる。
ここで注意しなければならない事は、ｂの出力レベルが
、理想出力レベルに等しいとしてもｄの出力レベルが必
ずしも理想出力レベルと等しいとは限らない事である。
、理想出力レベルに等しいとしてもｄの出力レベルが必
ずしも理想出力レベルと等しいとは限らない事である。
つまりｍビット（ｍ＜ｎ）付加することで元来誤差のな
かった出力レベルで誤差が生じることも考えられる。
かった出力レベルで誤差が生じることも考えられる。
しかしながら、ｍ＝ｎとすれば、付加のないｎビットの
時と同じレベルが存在するためこの問題は解決される一
方、ｍ＜ｎで生じる出力誤差はｎビット付加する以前に
存在した誤差よりも小さくできることは明白である。
時と同じレベルが存在するためこの問題は解決される一
方、ｍ＜ｎで生じる出力誤差はｎビット付加する以前に
存在した誤差よりも小さくできることは明白である。
この出力誤差をどの程度問題にするかは用途によって決
まることであり、変換精度を高くする場合ｍを大きくす
ればよい。
まることであり、変換精度を高くする場合ｍを大きくす
ればよい。
本実施例では符号変換回路としてＦＲＯＭを使用したが
、プログラム可能論理アレイ回路ＰＬＡ（Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）でも実現で
きる。
、プログラム可能論理アレイ回路ＰＬＡ（Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）でも実現で
きる。
なお、以上の実施例においては、高速基準パルス源２５
を基準電圧源に用いたが、他に定電圧源を基準電圧源と
して用いることができる。
を基準電圧源に用いたが、他に定電圧源を基準電圧源と
して用いることができる。
以上説明したように、本発明では、入力装置としてプロ
グラマブル符号変換回路を用いているために、ｎビット
入力ディジタル符号化信号に対してディジタル処理系を
（ｎ＋ｍ）ビットとすることで出力誤差が最小となるア
ナログ出力が得られるように符号変換を施し、所望の高
精度Ｄ／Ａコンバータが実現できる利点がある。
グラマブル符号変換回路を用いているために、ｎビット
入力ディジタル符号化信号に対してディジタル処理系を
（ｎ＋ｍ）ビットとすることで出力誤差が最小となるア
ナログ出力が得られるように符号変換を施し、所望の高
精度Ｄ／Ａコンバータが実現できる利点がある。
また、本発明のＤ／Ａコンバータは、使用中に構成素子
の劣化が生じたために大きな出力誤差が生じるようにな
っても、上記プログラマブル符号変換回路で符号変換の
補正を行い、引き続き所望の高精度なり／Ａコンバータ
として使用できる利点がある。
の劣化が生じたために大きな出力誤差が生じるようにな
っても、上記プログラマブル符号変換回路で符号変換の
補正を行い、引き続き所望の高精度なり／Ａコンバータ
として使用できる利点がある。
第１図は従来の計数型Ｄ／Ａコンバータのブロック線図
、第２図はｎ−１−ｍビット出力線を持つＦＲＯＭ を
使用した場合の本発明の実施例のブロック線図、第３図
は第２図のタイミング説明図、第４図はレベル補正の説
明図である。 １１は入力装置、１２．２２は論理ディジクル比較器、
１３．２３は計数器、２１しまＰＲＯＭ、Ｐ、２４は基
準パルス源、２５は高速基準パルス源、２６はスイッチ
、２７は積分回路、２８は標本保持回路、２９ 、２９
’はクロックパルス入力端子、Ｕ、３０はアナログ出力
端子、Ｓはスイッチング装置、Ｚはのこぎり波信号源、
Ｃはコンデンサである。
、第２図はｎ−１−ｍビット出力線を持つＦＲＯＭ を
使用した場合の本発明の実施例のブロック線図、第３図
は第２図のタイミング説明図、第４図はレベル補正の説
明図である。 １１は入力装置、１２．２２は論理ディジクル比較器、
１３．２３は計数器、２１しまＰＲＯＭ、Ｐ、２４は基
準パルス源、２５は高速基準パルス源、２６はスイッチ
、２７は積分回路、２８は標本保持回路、２９ 、２９
’はクロックパルス入力端子、Ｕ、３０はアナログ出力
端子、Ｓはスイッチング装置、Ｚはのこぎり波信号源、
Ｃはコンデンサである。
Claims (1)
- １ 基準パルス源からの基準パルスを計数する計数器、
ｎビットのディジタル入力信号を出力誤差が最小となる
ように（ｎ＋ｍ）ビットのディジタル信号に変換するプ
ログラマブル符号変換回路、前記計数器の計数内容と前
記プログラマブル符号変換回路の符号変換出力とを比較
する比較器、基準電圧源、前記計数器の計数開始と同時
に前記基準電圧源からの電圧の積分を開始し、前記比較
器の比較一致信号で積分を停止して所定の放電特性に従
った信号を出力する積分回路、該積分回路の前記出力を
前記計数器の計数開始から一定の時間後に標本化して保
持する標本保持回路を備えたことを特徴とする非線形Ｄ
／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2499379A JPS5935531B2 (ja) | 1979-03-02 | 1979-03-02 | 非線形ｄ／ａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2499379A JPS5935531B2 (ja) | 1979-03-02 | 1979-03-02 | 非線形ｄ／ａコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117329A JPS55117329A (en) | 1980-09-09 |
| JPS5935531B2 true JPS5935531B2 (ja) | 1984-08-29 |
Family
ID=12153495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2499379A Expired JPS5935531B2 (ja) | 1979-03-02 | 1979-03-02 | 非線形ｄ／ａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935531B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270443A (ja) * | 1985-05-24 | 1986-11-29 | 株式会社 構建設計研究所 | 折版構造 |
-
1979
- 1979-03-02 JP JP2499379A patent/JPS5935531B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270443A (ja) * | 1985-05-24 | 1986-11-29 | 株式会社 構建設計研究所 | 折版構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117329A (en) | 1980-09-09 |
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