JPS5937586B2 - ソウホガタデンカイコウカソシシユウセキカイロソウチ - Google Patents
ソウホガタデンカイコウカソシシユウセキカイロソウチInfo
- Publication number
- JPS5937586B2 JPS5937586B2 JP50134372A JP13437275A JPS5937586B2 JP S5937586 B2 JPS5937586 B2 JP S5937586B2 JP 50134372 A JP50134372 A JP 50134372A JP 13437275 A JP13437275 A JP 13437275A JP S5937586 B2 JPS5937586 B2 JP S5937586B2
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- JP
- Japan
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- cmos
- power
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は相補形電界効果素子集積回路装置に関するも
ので、特に電子式卓上計算機（以下「電卓」）等に用い
得るように改良されたランダムアクセスメモリ（以下「
ＲＡＭ」）を有する相補形電界効果素子集積回路装置に
関する。
ので、特に電子式卓上計算機（以下「電卓」）等に用い
得るように改良されたランダムアクセスメモリ（以下「
ＲＡＭ」）を有する相補形電界効果素子集積回路装置に
関する。
相補形ＭＯＳ電界効果トランジスタ（以下ＣＭＯＳと称
す）を用いたＲＡＭが実用に供されているが、よく知ら
れているように、ＣＭＯＳ−ＲＡＭはローパワーゆえに
、システムの電源がオフになつた後も、バッテリバック
アップで用いることにより不揮発性のＲＡＭとして使用
される。
す）を用いたＲＡＭが実用に供されているが、よく知ら
れているように、ＣＭＯＳ−ＲＡＭはローパワーゆえに
、システムの電源がオフになつた後も、バッテリバック
アップで用いることにより不揮発性のＲＡＭとして使用
される。
しかしながら、この様なＲＡＭは大形コンピュータ等に
用いられるように、高スピードに設計されているので非
常に高価であり、また、電源系等も個別にする必要があ
るため、電卓用等として不適である。ハンディタイプの
プログラム式の電卓等のシステムにおいては、システム
の電源を切つた後も、そのプログラムが消失することな
く、あるいは書き込んでおいたデータが消失することの
ないようにできれば非常にメリットがあり、かつ付加価
値も上るが、これを実現するには不揮発性のＲＡＭが必
要とされる。この場合紫外線によつて書き込んだデータ
を消失させる様なＦＡＭＯＳ等は不適合であり、システ
ムの電源が切れた後もバッテリでバックアップするＣＭ
ＯＳ−ＲＡＭが適合している。しかしながら、汎用性の
あるＣＭＯＳ一ＲＡＭの電源は、消費電力を減らすため
の目的で１〜２ボルト前後のできるだけ低い電圧で設計
されているが、ＴＴＬコンパテイブルな様に５ボルトに
設定しスピードアップを図るためできるだけ低いしきい
値電圧が採用されかつまた、できるだけ多くのシステム
に適合できるように書込および読出のスピードを上げる
べき最大限の努力が払われているのが常である。このた
め、製造歩留りも悪くなりコスト高となる。いうまでも
なく、電卓等のシステムにおいてこのような高価なＲＡ
Ｍは不必要であり、またシステム自体も最も安価に製造
できるようにするため最も自然にコントロールできるし
きい値電圧（２．５ボルト程度）を選択するのが一般的
であり、従つて電源電圧も５〜６ボルトに選択されるの
が一般的である。このようなシステムと前記のＲＡＭと
を適合させるのは非常に難かしい。しかしながら、この
適合困難なシステムとＲＡＭとをうまく適合させれば、
安価な電卓等に有効に用いられよう。それゆえにこの発
明の主たる目的は上述の困難を解決した、改良されたＲ
ＡＭを有する相補形電界効果素子集積回路装置を提供す
ることである。
用いられるように、高スピードに設計されているので非
常に高価であり、また、電源系等も個別にする必要があ
るため、電卓用等として不適である。ハンディタイプの
プログラム式の電卓等のシステムにおいては、システム
の電源を切つた後も、そのプログラムが消失することな
く、あるいは書き込んでおいたデータが消失することの
ないようにできれば非常にメリットがあり、かつ付加価
値も上るが、これを実現するには不揮発性のＲＡＭが必
要とされる。この場合紫外線によつて書き込んだデータ
を消失させる様なＦＡＭＯＳ等は不適合であり、システ
ムの電源が切れた後もバッテリでバックアップするＣＭ
ＯＳ−ＲＡＭが適合している。しかしながら、汎用性の
あるＣＭＯＳ一ＲＡＭの電源は、消費電力を減らすため
の目的で１〜２ボルト前後のできるだけ低い電圧で設計
されているが、ＴＴＬコンパテイブルな様に５ボルトに
設定しスピードアップを図るためできるだけ低いしきい
値電圧が採用されかつまた、できるだけ多くのシステム
に適合できるように書込および読出のスピードを上げる
べき最大限の努力が払われているのが常である。このた
め、製造歩留りも悪くなりコスト高となる。いうまでも
なく、電卓等のシステムにおいてこのような高価なＲＡ
Ｍは不必要であり、またシステム自体も最も安価に製造
できるようにするため最も自然にコントロールできるし
きい値電圧（２．５ボルト程度）を選択するのが一般的
であり、従つて電源電圧も５〜６ボルトに選択されるの
が一般的である。このようなシステムと前記のＲＡＭと
を適合させるのは非常に難かしい。しかしながら、この
適合困難なシステムとＲＡＭとをうまく適合させれば、
安価な電卓等に有効に用いられよう。それゆえにこの発
明の主たる目的は上述の困難を解決した、改良されたＲ
ＡＭを有する相補形電界効果素子集積回路装置を提供す
ることである。
この発明のその他の目的および特徴は図面を参照して行
なう以下の詳細な説明から一層明らかとなろう。概説す
れば、Ｐチヤンネル電界効果素子およびＮチヤンネル電
界効果素子から成るランダムアクセスメモリと、システ
ムとを１チツプ上に形成し、かつ、前記システムの電源
と、前記ランダムアクセスメモリの電源とを切り離して
構成したことを特徴とする。
なう以下の詳細な説明から一層明らかとなろう。概説す
れば、Ｐチヤンネル電界効果素子およびＮチヤンネル電
界効果素子から成るランダムアクセスメモリと、システ
ムとを１チツプ上に形成し、かつ、前記システムの電源
と、前記ランダムアクセスメモリの電源とを切り離して
構成したことを特徴とする。
第１図はこの発明の一実施例のシステムのブロツク図で
ある。
ある。
この発明の注目すべき特徴は、ＣＭＯＳ−ＲＡＭとＣＭ
ＯＳ−ＲＡＭ以外のシステムＳとを１個のチツプＣＨ内
に構成したことである。加えて、ＣＭＯＳ−ＲＡＭの不
揮発化を図るために前記システムＳとＣＭＯＳ−ＲＡＭ
との電源を個別にしたことである。すなわち、外部から
の電源Ｐは直接ＣＭＯＳ−ＲＡＭへ与えられる一方、シ
ステムＳへはスイツチＳＷを介して与えている。もちろ
ん、このスイツチＳＷは使用時には閉成される。それに
対して、ＣＭＯＳ−ＲＡＭへは常時電源が供給されてメ
モリ内容の揮発防止を図つている。このように、１チツ
プ内にＲＡＭをつくりこみ、しかもその電源系を別にす
れば、システムＳとＲＡＭのしきい値電圧は１チツプ化
の性質上殆んど同じとなり、前述した入出力の適合は何
ら問題がなく、しかもシステムに適合したスピードのＲ
ＡＭを設計することができる（周波数マージンに余裕を
とり過ぎているとか、余裕がないとかということがない
。）第２図は第１図のＣＭＯＳ−ＲＡＭの一例のセルフ
リフレツシユのＣＭＯＳ−ＲＡＭである。
ＯＳ−ＲＡＭ以外のシステムＳとを１個のチツプＣＨ内
に構成したことである。加えて、ＣＭＯＳ−ＲＡＭの不
揮発化を図るために前記システムＳとＣＭＯＳ−ＲＡＭ
との電源を個別にしたことである。すなわち、外部から
の電源Ｐは直接ＣＭＯＳ−ＲＡＭへ与えられる一方、シ
ステムＳへはスイツチＳＷを介して与えている。もちろ
ん、このスイツチＳＷは使用時には閉成される。それに
対して、ＣＭＯＳ−ＲＡＭへは常時電源が供給されてメ
モリ内容の揮発防止を図つている。このように、１チツ
プ内にＲＡＭをつくりこみ、しかもその電源系を別にす
れば、システムＳとＲＡＭのしきい値電圧は１チツプ化
の性質上殆んど同じとなり、前述した入出力の適合は何
ら問題がなく、しかもシステムに適合したスピードのＲ
ＡＭを設計することができる（周波数マージンに余裕を
とり過ぎているとか、余裕がないとかということがない
。）第２図は第１図のＣＭＯＳ−ＲＡＭの一例のセルフ
リフレツシユのＣＭＯＳ−ＲＡＭである。
この例において留意すべき点は、次のとおりである。す
なわち、ＲＡＭ以外のシステムＳの電源が完全にオフに
なつている状態では、読出し書込み線（データ線）ｌの
レベルがオープン状態でも外部から電流でフォーシンク
されることはなくかつ従つて予期しない状態が書き込ま
れることはない。しかし、ＲＡＭ以外のシステムＳの電
源がオン時およびオフ時のそれぞれ瞬時において（ある
いは過渡期において）は予期しない状態が書き込まれる
恐れが多分にある。第３図はこのような点を解決するた
めの一例である。すなわち、第３図は、第２図のＲＡＭ
の桁選択信号Ｄｉを形成するためのデコーダ（図示せず
。
なわち、ＲＡＭ以外のシステムＳの電源が完全にオフに
なつている状態では、読出し書込み線（データ線）ｌの
レベルがオープン状態でも外部から電流でフォーシンク
されることはなくかつ従つて予期しない状態が書き込ま
れることはない。しかし、ＲＡＭ以外のシステムＳの電
源がオン時およびオフ時のそれぞれ瞬時において（ある
いは過渡期において）は予期しない状態が書き込まれる
恐れが多分にある。第３図はこのような点を解決するた
めの一例である。すなわち、第３図は、第２図のＲＡＭ
の桁選択信号Ｄｉを形成するためのデコーダ（図示せず
。
かわりに第３図においてデコーダ出力を示す）の出力を
さらに論理処理する回路を示し、全体としては桁選択信
号Ｄｉ発生回路を示す。第３図において、ＲＡＭ以外の
システムの電源。、８が用いられていることにまず注目
されたい。まず、電源オンの瞬時（スイツチＳＷ閉成瞬
時）には、キヤパシタＣ１の作用により、点Ｎ１のレベ
ルは電源電圧８のレベルとなる。この８レベルがＮＡＮ
ＤゲートＧの一方入カへ与えられる。ＮＡＮＤゲートＧ
の他方入カへはデコーダ出力が与えられる。このように
することにより、一義的にＤｉおよびＤｉのレベルを決
定することができ、読出しおよび書込みを禁止すること
ができる。時間が経過して、正常な動作を始めれば、点
Ｎ１はＶＯレベルとなり、ＮＡＮＤゲートは能動化され
他のデコーダ出力のレベルによつてのみ桁選択信号Ｄｉ
，Ｄｉを決定することができる。同様に、電源オフ瞬時
には点Ｎ１はＶｓレベルに放電するのでやはり読出しお
よび書込みを禁止することができる。以上説明したよう
にこの発明によれば、ＣＭＯＳ−ＲＡＭとそれ以外のシ
ステムとを１チツプ化することにより、安価な、不揮発
性のＲＡＭを有するシステムが得られ、ハンデイタイプ
の電卓等にも用いられる等の効果が得られる。
さらに論理処理する回路を示し、全体としては桁選択信
号Ｄｉ発生回路を示す。第３図において、ＲＡＭ以外の
システムの電源。、８が用いられていることにまず注目
されたい。まず、電源オンの瞬時（スイツチＳＷ閉成瞬
時）には、キヤパシタＣ１の作用により、点Ｎ１のレベ
ルは電源電圧８のレベルとなる。この８レベルがＮＡＮ
ＤゲートＧの一方入カへ与えられる。ＮＡＮＤゲートＧ
の他方入カへはデコーダ出力が与えられる。このように
することにより、一義的にＤｉおよびＤｉのレベルを決
定することができ、読出しおよび書込みを禁止すること
ができる。時間が経過して、正常な動作を始めれば、点
Ｎ１はＶＯレベルとなり、ＮＡＮＤゲートは能動化され
他のデコーダ出力のレベルによつてのみ桁選択信号Ｄｉ
，Ｄｉを決定することができる。同様に、電源オフ瞬時
には点Ｎ１はＶｓレベルに放電するのでやはり読出しお
よび書込みを禁止することができる。以上説明したよう
にこの発明によれば、ＣＭＯＳ−ＲＡＭとそれ以外のシ
ステムとを１チツプ化することにより、安価な、不揮発
性のＲＡＭを有するシステムが得られ、ハンデイタイプ
の電卓等にも用いられる等の効果が得られる。
第１図はこの発明の一実施例のシステムの概略図を示す
。 第２図は第１図のＣＭＯＳ−ＲＡＭの一例の回路図であ
る。第３図は第２図の桁選択信号Ｄｉ，Ｄｉ発生回路を
示す。図において、ＳはＣＭＯＳ−ＲＡＭ以外のシステ
ム、Ｐは電源、ＳＷはスイツチを示す。
。 第２図は第１図のＣＭＯＳ−ＲＡＭの一例の回路図であ
る。第３図は第２図の桁選択信号Ｄｉ，Ｄｉ発生回路を
示す。図において、ＳはＣＭＯＳ−ＲＡＭ以外のシステ
ム、Ｐは電源、ＳＷはスイツチを示す。
Claims (1)
- １ Ｐチャンネル電界効果素子およびＮチャンネル電界
効果素子から成るランダムアクセスメモリと、演算処理
等の電子的論理処理を行なうためのシステムとを１個の
集積回路として形成し、かつ前記ランダムアクセスメモ
リと前記システムとの付勢電源を分離した相補形電界効
果素子集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50134372A JPS5937586B2 (ja) | 1975-11-07 | 1975-11-07 | ソウホガタデンカイコウカソシシユウセキカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50134372A JPS5937586B2 (ja) | 1975-11-07 | 1975-11-07 | ソウホガタデンカイコウカソシシユウセキカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5258385A JPS5258385A (en) | 1977-05-13 |
| JPS5937586B2 true JPS5937586B2 (ja) | 1984-09-11 |
Family
ID=15126835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50134372A Expired JPS5937586B2 (ja) | 1975-11-07 | 1975-11-07 | ソウホガタデンカイコウカソシシユウセキカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937586B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937656B2 (ja) * | 1977-11-05 | 1984-09-11 | 松下電器産業株式会社 | 機器の歯車装置 |
| JPS5769588A (en) * | 1980-10-16 | 1982-04-28 | Nec Corp | Memort circuit |
-
1975
- 1975-11-07 JP JP50134372A patent/JPS5937586B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5258385A (en) | 1977-05-13 |
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