JPS5938677B2 - 制御ワ−ド転送制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は制御語を主メモリから制御メモリに書込むと同
時にブロック検査語の発生を制御するための計算機中の
制御装置、さらに具体的には制御メモリ書込み命令に応
答して中央処理ユニット（ＣＩＩＪ’ｊこ制御信号を与
え、主メモリからフェッチされる制御語が制御メモリヘ
書込まれると同時に、ブロック検査語の発生を生ずる制
御装置に関する。

従来、すべての必要な制御語を含ませるに十分大きい制
御メモリを与えるか、又は米国特許第３９６４２０７号
明細書に開示されているように制御語を主メモリに含ま
せ、主メモリからの制御語を先ず制御メモリに移し、主
メモリから取出された制御語を実行する事が普通であつ
た。後者の試みはもしシステムが上記特定の方法で動作
し得る様設計されているならば適している。他方、もし
システムが制御メモリからのみの制御語を実行する様設
計されているならば、主メモリ及び制御メモリの両方か
らの制御語を実行するためにシステムをかなり変更する
必要がある。他方、通常主メモリ及び制御メモリ間には
ＣＰＵを介してデータ路が設けられており（実際には設
けられていなくても、このようなデータ路を付加する事
は容易である）、従つて主メモリから制御語を転送して
制御メモリ中の一時領域へ書込む事即ちオーバーレイす
る事は簡単な事である。従つてシステムは必要とされる
よりも小さな制御メモリを有する様に意図的に設計町能
であり、制御メモリは常駐及び一時部分に分割されて、
制御メモリのコストが減少される様にされている。小さ
な制御メモリに常駐させられない制御語は、より安価な
技法で構成された主メモリ中に含まれる。主メモリ中の
制御語はグループ又はモジユール単位で記憶され、主メ
モリから要求に応じて制御メモリの一時領域に転送され
る。同様にシステムは本来の容量よりも大きな容量を有
する制御メモリを必要とするようになることがあるが、
この場合には、より大きな制御メモリを与えるよりも主
メモリ中に追加の容量を与える方がより安価である。

いずれにしろ、制御語が主メモリ中に存在する事が許容
されると、制御語は主メモリをアクセスする他のプログ
ラム及び特にユーザ・プログラムによつてあやまつて変
更されるという危険にさらされる。この結果、変更を防
止するかもしくは主メモリ中の制御語が変更されたかど
うかを検出する事が非常に望まれる。一般的に云つてメ
モリ保護は変更検出回路よりも高価につく。主メモリか
ら制御語のモジユールを制御メモリへ転送するために必
要とされる時間によるパフオーマンス劣化はそれ程問題
ではなく、制御語シーケンスが両メモリでミツクスして
いる場合でも５％程度であることがわかつている。

即ち、もし制御メモリがすべての制御語を含ませるに十
分大きかつたとしても、わずか５％のパフオーマンス改
良が存在するだけである。本発明に従う１例の場合には
、計算機システムは略８０００個の制御語を必要とする
が、制却メモリはわずか４０００個の制御語のための容
量しかない。残りの制御語は主メモリ中に記憶され、６
４語のグループもしくはモジユールで、要求に応じて転
送される。各グループもしくはモジユールはマイクロコ
ードの連係編集時間に予じめ計算されたプロツク検査語
を含み、モジユールの終りに挿入される。プロツク検査
語はモジユール内のすべての語の対応ビツトの排他的０
Ｒとして計算される。各モジユールが制御メモリヘオー
バーレイ（重ね書き）される時、ＣＰＵはモジユール中
の各制御語が制御メモリヘロードされている間に、語毎
にプロツク検査語を動的に計算する。モジユールのすべ
ての制御語が制御メモリヘロードされた時、常駐マイク
ロコード・オーバーレイ・ハンドラ・シーケンスが予め
計算されたプロツク検査語をフエツチし（読出し）、こ
れを計算されたプロツク検査語と比較する。不一致はオ
ーバーレイ・モジユールがソフトウエア系によつて変更
された事を示す。従来の技法の制御メモリ・オーバーレ
イ配列体は米国特許第３７９２４４１号明細書に述べら
れているが、制御語が制御メモリへ書込まれつつある晦
こ、プロツク検査語を発生するための装置を含んでいな
い。

データ転送動作中におけるプロツク検査語の発生は例え
ば米国特許第３５７９１８５号に開示されている。しか
しながら、プロツク検．査語の発生と制御メモリへの制
御語の書込みとを同時に行なう点については教示してい
ない。さらに、重要な事には、従来技法は制御語を制御
メモリへ書込むと同時にプロツク検査語を発生するため
にＣＰＵの既存の能力を使用する事を開示もしくは教示
していない。本発明の主目的は次の特徴を有する改良さ
れた制御方式を与える事にある。

（１）制御語を制御メモリに書込むと同時にプロツク検
査語を発生する。

（２）既存のＣＰＵの装備を使用して、制御語を制御メ
モリへ書込んでいる間にプロツク検査語を発生する。

（３）計算機システムのパフオーマンスをそれ程劣化し
ない。

（４）主メモリから制御メモリへ書込まれる制御語の同
一性を確認する。

（５）比較的安価である。

上記の目的は主メモリ及び制御メモリ間に特定データ経
路を与え、主メモリから制御メモリへ制御語の系列を転
送する事によつて達成される。

制御語は２つの領域へ論理的に分割される。１つの領域
は常駐の制御語シーケンスのためのものであり、他方の
領域は一時的制御語シーケンスのためのものである。

常駐制御語のシーケンスのための領域は初期マイクロプ
ログラム・ロード時にロードされ、計算機システムの動
作中には決して変化しない。これらの制御語シーケンス
は最もひんばんに使用される命令及び計算機システム中
で他のひんばんに使用される機能を支援する。一時制御
語シーケンスのための領域は常駐のマイクロコード化さ
れたオーバーレイ・ハンドラ・シーケンスの制御の下に
命令実行中に必要に応じてロードされる。それら計算機
システム中であまりひんぱんに使用されない命令及び他
の機能より成る。制御語は１時に１語主メモリから読出
され制御メモリへ書込まれる。主メモリから制御メモリ
への制御語の転送中、ＣＰＵの一部の設備は使用されな
い。これ等のＣＰＵの設備は通常制御メモリから読取ら
れた制御語を実行する時に使用される。しかしながら制
御語が制御メモリへ書込まれつつある時には制御語を制
御メモリから読取る事は不可能である。本発明はプロツ
ク検査語を動的に発生するために使用可能なＣＰＵのこ
れ等の不使用の設備を動作させるための制御信号を与え
る。この構成によつて、プロツク検査語を発生するため
には制御回路だけが必要とされ、特定の回路は必要とさ
れない。なんとなればプロツク検査語は、該語を作成す
るための機能を有し且つ制御語を主メモリから制御メモ
リへ転送する間は通常の動作で使用されない既存のＣＰ
Ｕ中の装置を使用する事によつて作成されるからである
。オーバーレイ動作は主メモリから制御語をフエツチし
、ＣＰＵ中のレジスタに導入する事で開始する。

次にオーバーレイ制御語が制御メモリから読取られ、制
御メモリ演算レジスタへ導入される。このオーバーレイ
制御語は、主メモリから読出されてＣＰＵ中のレジスタ
に入れられた制御語を制御メモリの入力及びＣＰＵの演
算論理ユニツト（．Ａｌ，Ｕ）の入カへ転送させる。こ
の動作と同時に制御回路が前もつて予定の値に初期設定
された特定のローカル記憶レジスタ（ＬＳＲＺアドレス
するために付勢される。この選択されたＬＳＲにある値
は制御回路の制御の下にＡＬＵに転送される。次いで制
御回路は制御語の制御メモリへの書込みと同時にＡＬＵ
で排他的０Ｒ動作を遂行させる。ＡＬＵからの結果は上
記選択されたＬＳＲへ戻される。この動作に続く１サイ
クルでは制御語が実行されない。このサイクル中制御回
路は２進加算動作を遂行する様にされたＡＬＵを介して
制御メモリ・アドレスをインクレメントせしめる。主メ
モリ・アドレスは制御回路の制御の下にすでにインクレ
メントされている。しカルながら、主メモリ・アドレス
をインクレメントするのにはＡＬＵは必要とされない。
主メモリ・アドレスを含むレジスタは内蔵のインクレメ
ンタを有する。制御回路は同様に予定の値にセツトされ
た長さレジスタをデクレメントする。次いで長さレジス
タの内容がＯであるかどうかがテストされる。もし長さ
レジスタの値がＯでなければモジユール中のすべての制
御語が制御メモリ中に書込まれる迄、即ち長さレジスタ
がＯにデクレメントされる迄上述の動作が繰返される。
次いで予じめ計算されたプロツク検査語が主メモリから
フエツチされ、選択されたＬＳＲからフエツチされた計
算ずみのプロツク検査語と比較される。もし比較の結果
が等しければ主メモリから制御メモリへ転送された制御
語のプロツクは有効であると見なされ、そうでないと誤
り表示が出される。次に、第１−１図、第１−２図、第
１−３図、第１−４図及び第１−５図に示したハードウ
エア構成並びに第３図及び第４図に示した各種タイミン
グを参照して、データ及び制御メモリ１５へ転送さるべ
き制御語を記憶するためのアドレス可能な主メモリ１０
を有する計算機システム中に本発明を組込んだ例を説明
する。

なお、第３図及び第４図では、主メモリ及び制御メモリ
は夫々「ＭＳ」及び［ＣＳ」で表わされている。主メモ
リ１０はアドレス・レジスタ（ＲＡＲ）１１の内容によ
つてアドレスされる通常の読出し／書込み型のメモリで
ある。

主メモリ１０から読出されたデータもしくは制御語は夫
々ＡＮＤ回路２１もしくは２２を介してＳＡレジスタ２
５もしくはＳＢレジスタ２６へ導入される。本発明では
、レジスタ２５及び２６の如き２つのレジスタの使用は
、必らずしも必要ではない。本実施例では主メモリ１０
の動作は極めて遅く以下明らかにされる如くレジスタ２
５及び２６の使用は重畳され得る。この特定の実施例で
は主メモリ１０からのデータ路は、レジスタ２５及び２
６と同様に４バイト幅であるのでＡＮＤ回路２１及び２
２は複数のＮ１回路を表わしている事に注意されたい。
１バイトはデータの８ビツト及び１パリテイ・ビットよ
り成る。

レジスタ２５及び２６の出力はこれ等のレジスタからの
データ転送を制御するための１群のＮ１回路に印加され
る。

さらに具体的にはＳＡレジスタ２５からの出力は、主メ
モｌ月０、ＡＬＵ４Ｏ及び制御メモリ１５への転送を夫
々制御するＮ１回路２８，２９及び３０へ印加される。
ＳＢレジスタ２６の出力は主メモリ１０、ＡＬＵ４Ｏ及
び制御メモ１川５へのデータ転送を夫々制御するＡＮＤ
回路３５，３６及び３７へ印加される。ＡＮＤ回路２８
及び３５はＳＡゲート信号及びＳＢゲート信号によつて
夫々制御される０これらのゲート信号は、主メモリ１０
から制御語をフエツチして制御メモリ１５に書込む動作
を制御するメモリ制御制御語（以下ＳＣ制御語という）
によつて発生される。ＳＣ制御語は、制御メモリ・アド
レス・レジスタ（以下ＣＳＡＲという）１７中のアドレ
スによつて指定される制御メモリ１５の常駐記憶域１６
にある。

ＳＣ制御語は制御語の型を示すフオーマツト・フイール
ド、分岐条件フイールド、次アドレス・フイールド及び
フエツチもしくは記憶動作を指定するためのビツト位置
を含むメモリ制御フイールドを有する。制御メモリ１５
から読出されたＳＣ制御語は制御メモリ演算レジスタ（
以下ＣＳＯＲという）５０へ導入される。ＣＳＯＲ５Ｏ
は、クロツク発生論理回路１０５（第１−５図）に出力
を与える発振？０ＳＣ）１００から発生される信号の制
御の下にロードされる。クロツク発生論理回路１０５は
ＣＳＡＲｌ７をロードするために線１０６上にＣＳＡＲ
ロード信号を与え、ＣＳＯＲ５Ｏをロードするために線
１０７上にＣＳＯＲロード信号を与える。線１０７上の
ＣＳＯＲロード信号はＡＮＤ回路１０９及び１１０に印
加される。Ｎ１回路１０９は線１２３上にオーバーレイ
信号０Ｌが存在しない時に反転器１０８を介して条件付
けられる。しかしながら線１２３上のオーバーレイ信号
０ＬはＡＮＤ回路１１０を条件付ける。ＡＮＤ回路１０
９及び１１０は０Ｒ回路１１１に出力を与え、線１１３
上にＣＳＯＲ５Ｏのビツト２３をロードするための信号
を与える。ＡＮＤ回路１０９は直接線１１４上にビツト
Ｏ乃至２０，２２及び２４乃至３１をロードするための
信号を与える。あとで説明するように、ＣＳＯＲ５Ｏに
あるオーバーレイ制御語（以下０Ｌ制御語という）が解
読されると、ノ一・オペレーシヨン条件（以下ＮＯＰ条
件という）が自動的に発生される。ＮＯＰ条件はビツト
２３をＯ状態に強制することによつてＣＳＯＲ５Ｏ内で
作り出され、このときＣＳＯＲ５Ｏ内の他のすべてのビ
ツトはそのままに保たれる０ＣＳ０Ｒ５０中のＳＣ制御
語のフオーマツト・フイールドは制御語フオーマツト解
読論理回路１２０（第１−４図）によつて解読される。

解読論理回路１２０のすべては詳細には示されていない
。なんとなれば本発明には関係のない多数の異なる制御
語フオーマツトが存在するからである。本発明に関係の
ある制御語のためのフオーマツト解読の詳細のみが示さ
れている。ＳＣ制御語のフオーマツトを解読する事から
発生される信号は、制御語フオーマツト解読論理回路１
２０から線１２１を介してメモリ制御解読論理回路１４
０へ送られる。この論理回路１４０は、この他に線５１
からＳＣ制御語のメモリ制御フイールド（ビツト１４乃
至３１）の内容を受取る。メモリ制御解読論理回路１４
０は入力を解読して線１４１上に、ＳＡロード信号、線
１４２上にＳＢロード信号、線１４３上に読出し信号、
線１４４上に書込み信号、線１４６上にＳＡゲート信号
及び線１４７上にＳＢゲート信号を生ずる。ＳＡロード
及びＳＢロード信号はＡＮＤ回路２１及び２２に印加さ
れ、主メモリ１０から夫々レジスタ２５及び２６へのデ
ータの通過を制御する。主メモリ１０中のオーバーレイ
・モジユールから制御語を読出すためのＳＣ制御語は線
１４３上に読出し信号を、線１４１上にＳＡロード信号
を夫々発生し、これによつてアドレス・レジスタ１１の
内容によつて指定されたアドレス・ロケーシヨンにある
制御語が主メモリ１０から読取られＡＮＤ回路２１を介
してＳＡレジスタ２５中に導入される。

制御メモリ１５の常駐記憶域１６からフエツチされる次
の語はＣＳＯＲ５Ｏへ書込まれる０Ｌ制御語である。

０Ｌ制御語のフオーマツト・フイールドを構成するビア
ト０乃至３の状態は０００１である。

これ等のビツトは制御語フオーマツト解読論理回路１２
０中のＡＮＤ回路１２２によつて解読される。ＡＮＤ回
路１２２へフオーマツト・フイールドを印加するための
バス５２はビツト０，１及び２の状態を反転するための
反転器（図示せず）を有する。夫々１及びＯの状態を有
するビツト１４及び１５はバス５３を介してＡＮＤ回路
１２２へ印加される。バス５３はビツト１５の状態を反
転する反転器（図示せず）を有する。ビツト２２及び２
３は、ビツト２２の状態を反転する反転器（図示せず）
を有するバス５４を介してハ１回路１２２へ印加される
。ＡＮＤ回路１２２の出力は線１２３にオーバーレイ制
御信号０Ｌを生ずる。

ＡＮＤ回路１２２の出力はＡＮＤ回路１２４及び１２５
へ印加されるが、ＡＮＤ回路１２４は反転器１２６を介
して供給されるビツト１６によつて条件付けられ、ＮΦ
回路１２５は、直接ビツト１６によつて条件付けられる
。ＡＮＤ回路１２４及び１２５は夫々線１２７及び１２
８上にＳＡレジスタ・オーバーレイ信号０ＬＳＡ及びＳ
Ｂレジスタ・オーバーレイ信０ＬＳＢを出力する。０Ｌ
ＳＡ及び０ＬＳＢ信号はＡＮＤ回路３０及び３７に印加
され、これらを条件付ける。

ＡＮＤ回路３０及び３７の出力はドツト０Ｒ接続として
バス３８に共通に接続される。バス３８は制御メモリ１
５の入力に接続される。従つてもし前もつて主メモリ１
０から読取られた制御語がＳＡレジスタ２５へ導入され
ているのであれば、０Ｌ制御語はＡＮＤ回路３０を条件
付ける。これによりＳＡレジスタ２５の内容が制御メモ
リ１５の入カへ通過され、ＣＳＡＲｌ７中のアドレスに
よつて指定された一時記憶域１８へ書込まれる。ＣＳＡ
Ｒｌ７中のアドレスは、バス５６，５７及び５８を介し
て０Ｌ制御語の次のアドレス・フイールド及び修飾子フ
イールドを受取る次アドレス解読論理７０から到来する
。

次アドレス解読論理７０は線１２３上の０Ｌ信号及び以
下説明される他の入力を受取る。主メモリ１０からの制
御語は、線１２３上の０Ｌ信号及びクロツク発生器１０
５からのクロツクに応答してＡＮＤ回路１１７から線１
１８へ出された書込み信号の制御の下に、制御メモリ１
５のアドレス位置へ書込まれる。制御メモリ１５は、制
御語が主メモリ１０から制御メモリ１５へ転送されるオ
ーバーレイ動作中に書込まれる事に注意されたい。すべ
ての他の時間には制御語は制御メモリ１５から読取られ
る。線１１９上の読出し信号は、線１２３上に０Ｌ信号
がない時に反転器１１５の出力によつて条件付けられる
ＡＮＤ回路１１６から出される。ＡＮＤ回路１１６の他
方の入力にはクロツク発生器１０５からのクロツク信号
が印加される。ＡＬＵ４Ｏは、制御語が制御メモリ１５
へ書込まれている間は通常の動作には使用されていない
ので、オーバーレイ信号０Ｌは、ＡＬＵ４Ｏにプロツク
検査語を発生するためのＡＬＵ機能制御信号を強制する
のに使用される。

ＡＬＵ機能制御信号は、通常は、ＡＬＵ機能の遂行を要
求する他の型の制御語からＡＬＵ機能解読論理回路１５
５によつて発生される。例えば、排他的０Ｒ動作を行な
わせるためのＡＬＵ機能制御信号は、通常はＡＬＵ機能
解読論理回路１５５によつて線１５６上に与えられる。

線１５６は、０Ｌ信号を転送する線１２３にも接続され
た０Ｒ回路１５７に接続される。従つて排他的０Ｒを行
なうためのＡＬＵ機能制御信号は、０Ｌ制御語を解読す
る事に基づいて発生される０Ｌ信号によつても発生され
る。０Ｒ回路１５７の出力は、ＡＬＵ４ＯへＡＬＵ機能
制御信号を印加するためのバス１６０の１部を構成する
。

制御メモリ１５へ書込まれる制御語のモジユールのため
のプロツク検査語は、制御メモリ１５へ書込まれる制御
語と前に書込まれた制御語との排他的０Ｒを取る事によ
つて形成される。先ず制御メモリ１５へ書込まれる最初
の制御語はＬＳＲアレイ９０中の選択された１つのＬＳ
Ｒの内容と排他的０Ｒされる。

ここで選択されたＬＳＲはあらかじめＯにりセツトされ
ている。プロツク検査語を発生ずるための動作中におい
て使用するＬＳＲは、バス９１上のアドレスによつて選
択される。バス９１はＡＮＤ回路８１乃至８８から信号
を受取る。ＡＮＤ回路８１及び８２の出力は互いに接続
され、ＡＮＤ回路８５及び８６の出力の場合と同様にド
ツト０Ｒ接続を形成する。ＡＮＤ回路８２及び８６は、
所定の電圧Ｖを受取る第１入力及び線１２３を介して０
Ｌ信号を受取る第２入力を有する。ＡＮＤ回路８１，８
３，８４，８５，８７及び８８は線１３０上のＬＳＲソ
ース信号及びバス５９を介してＣＳＯＲ５Ｏ内の特定の
フイールドから到来するビツトによつて条件付けられる
。０Ｌ制御語は線１３０又はバス５９に信号を出さない
。

従つてＡＮＤ回路８１，８３，８４，８５，８７及び８
８はすべてビツト０を発生するが、ＡＮＤ回路８２及び
８６はビツト１を発生する。これによつてＬＳＲアドレ
スは０１０００１００となり、ＬＳＲアレイ９０中の特
定のＬＳＲをアドレスする。選択されたＬＳＲの出力は
夫々０Ｒ回路１３１及び１３２を通る０ＬＳＡ及び０Ｌ
ＳＢ信号によつて条件付けられるＡＮＤ回路９２及び９
３に印加される。

ＡＮＤ回路９２及び９３は夫々ＡＬＵ４Ｏの右入力及び
左入カへ送られる。従つて制御メモリ１５へ書込まれる
制御語がＳＡレジスタ２５にある場合には、ＬＳＲアレ
イ９０中の選択されたＬＳＲの内容はＡＮＤ回路９２を
介してＡＬＵ４Ｏに印加され、他方ＳＡレジスタ２５の
内容がＡＮＤ回路２９を介してＡＬＵ４Ｏへ印加される
。逆に、制御メモ１月５へ書込まれるべき制御語がＳＢ
レジスタ２６中に存在する時には、このＳＢレジスタ２
６の内容はＡＮＤ回路３６を介してＡＬＵ４Ｏへ印加さ
れ、選択されたＬＳＲの内容はＡＮＤ回路９３を介して
ＡＬＵ４Ｏに印加される。ＡＮＤ回路２９及び３６は夫
々０Ｒ回路１７５及び１７６を介して０ＬＳＡ信号及び
０ＬＳＢ信号によつて条件付けられる。ＡＬＵ４Ｏの出
力はＳＡレジスタ・２５、ＳＢレジスタ２６及びＬＳＲ
アレイ９０の入力に接続されたバス４１に与えられる。
従つて結果即ちＳＡレジスタ２５の内容と選択されたＬ
ＳＲの内容と排他的０Ｒする事によつて生成されたプロ
ツク検査語は要求されたＬＳＲへ戻される。プロツク検
査語の生成及び記憶は第３図のタイミング図に見られる
如く制御語の制御メモリ１５への書込みと同時に生じる
。制御メモリ１５からの制御語のフエツチと前に制御メ
モリ１５からフエツチされた制御語の実行とは同時に行
なうことができるが、制御メモリ１５からの制御語のフ
エツチと制御メモリ１５への制御語の書込みとは同時に
行なうことはできない。

従つて、次に実行されるべき制御語は被強制ＮＯＰ制御
語である。このＮＯＰ制御語の実行中は、どのようなオ
ペレーシヨンも生じないが、ＮＯＰサイクルの次のサイ
クルでの実行に備えて、制御メモリ１５から別の制御語
が読出される。ＮＯＰ制御語はＣＳＯＲ５Ｏ中のビツト
２３を０に強制する事によつて形成される。０Ｌ制御語
を実行する事に応答して発生された線１２３上の０Ｌ信
号は反転器１０８を介してＡＮＤ回路１０９を禁止し、
これによつてＣＳＯＲ５Ｏのロード動作中はビツト２３
のみがロードされる。

これはＮ１回路１１０及び０Ｒ回路１１１を経て線１１
３上のＣＳＯＲビツト２３ロード信号によつて達成され
る。制御メモリ１５から到来するビツト２３は反転器１
０８の出力によつて条件付けられたＡＮＤ回路１９に印
加される。従つて０Ｌ制御語が実行中であつて、０Ｌ信
号が線１２３上に存在する時は、次のサイクル中、ビツ
ト２３がＯに強制される。しかしながら本発明の実施例
においては、制御語の実行は制御語のフエツチとオーバ
ーラツプされているが、既に説明したように、このよう
なオーバーラツプは本発明にとつては必らずしも必要で
はない。ＮＯＰサイクル中にフエツチされる制御語は、
制御メモリ１５へ書込まれるべき次の制御語の記憶位置
を指示するためＣＳＡＲｌ７へロードさるべきアドレス
を形成するために使用される一般演算（ＧＡ）制御語で
ある。

Ｍレジスタ４５は通常ＡＩ．Ｕ４Ｏのためのアキユムレ
ータとして働く。この例ではＭレジスタ４５は第１の制
御語が制御メモリ１５の一時領域１８へ書込まれるとき
の記憶位置のアドレスを含む。このアドレスはインクレ
メントされねばならない。このインクレメント動作はＧ
Ａ制御語によつて達成される。インクレメント値はＰレ
ジスタ４６中に含まれる。レジスタ４５及び４６の内容
は夫々ＡＮＤ回路４７及び４８を経てＡＬＵ４Ｏの入カ
ヘゲートされる。ＧＡ制御語はソース・レジスタ・フイ
ールドを有し、これからのビツトはバス５９を経てイー
ス・レジスタ解読回路１７０（第１−４図）に印加され
る。ソース・レジスタ解読回路１７０はＧＡ制御語のソ
ース・レジスタ・フイールドを解読する事に基づいて線
１７４及び１７７上に信号Ｍ及びＰを発生する。ＧＡ制
御語は制御語のフオーマツトを解読する事によつて認識
され、これは制御語フオーマツト解読論理回路１２０に
よつて遂行され、解読された制御語の型を示す信号がバ
ス１３４上に発生される。ＧＡ制御語が解読された事を
示すバス１３４上の信号はソース・レジスタ解読回路１
７０のみならず、次アドレス解読論理回路７０、ＡＬＵ
機能解読論理回路１５５及びステータス制御解読回路１
９０へ印加される。線１７４及び１７７上のＭ及びＰ信
号は夫々ＡＮＤ回路４７及び４８を条件付け、これによ
つてＭレジスタ４５及びＰレジスタ４６の内容がＡＬＵ
４Ｏへ印加される。

ＧＡ制御語のＡＬＵ機能フイールド中のビツトはバス６
０を経てＡＬＵ機能解読論理回路１５５へ印加される。
ＡＬＵ機能解読論理回路１５５は線１５８上に２進加算
信号を発生し、この信号はバス１６０を経てＡＬＵ４Ｏ
に印加される。２進加算動作の結果はインクレメントさ
れたアドレスを生じ、これはバス４１を経てＭレジスタ
４５に戻される。

Ｍレジスタ４５の出力はバス４９を経て次アドレス解読
論理回路７０へ印加される。ＧＡ制御語は同様に主メモ
リ・アドレス・レジスタ１１中のアドレスをインクレメ
ントするための制御語を発生し、長さ計数（Ｏレジスタ
４３の内容をデクレメントする。

ＧＡ制御語のステータス制御フイールドはバス６１を経
てステータス制御解読論理回路１９０へ印加される。ス
テータス制御解読論理回路１９０はこのステータス制御
フイールドを解釈し、線１９１上にＲＡＲ＋１信号を発
生し、線１９２上にＬ−１信号を発生する。アドレス・
レジスタ１１及びレジスタ４３は夫々インクレメンタ及
びデクレメンタを内蔵している。第４図に見られる如く
この構成により、主メモリ・アドレスがインクレメント
され、長さ計数がデクレメントされると同時に、ＣＳＡ
Ｒｌ７へ置かれるべきアドレスがインクレメントされる
。Ｌレジスタ４３はオーバーレイ・モジユールからの最
後の制御語が制御メモリ１５へ書込まれた時に該レジス
タ４３中の値が０になる様な値を含む。

Ｌレジスタ４３中のＯ値は０検出回路４４によつて検出
され、その出力は線４２を経て、次アドレス解読論理回
路７０に印加される。Ｌレジスタ４３中の値が０に進む
時、オーバーレイ・モジユール中の最後の語である予じ
め計算されたプロツク検査語はすでに主メモリからフエ
ツチされてＳＡレジスタ２５及びＳＢレジスタ２６のい
ずれかの中に存在する。第４図のタイミング図中に示さ
れた例は予じめ計算されたプロツク検査語が主メモリ１
０からフエツチされてＳＢレジスタ２６に導入されたと
ころを示している。

ＳＣ制御語は主メモリ・フエツチ動作を開始するが、デ
ータは第３図に示された如く数サイクル後迄は主メモリ
１０からは使用出来ない事を想起されたい。主メモ１川
０からＳＢレジスタ２６へのフエツチ動作にはオーバー
レイ動作が続き、ここで既にＳＡレジスタ２５中にある
制御語は制御メモリ１５の一時領域１８へ書込まれる。
このサイクルには前述のＮＯＰサイクルが続く、次いで
実行される次の制御語はＰレジスタ４６中の値だけＭレ
ジスタ４５の内容をインクレメントするための上述のＧ
Ａ制御語である。ＧＡ制御語の実行と同時に、長さ計数
がデクレメントされる。通常ＣＳＡＲｌ７へ置かれるア
ドレスは実行されつつある制御語、今の場合はＧＡ制御
語から到来する。

しかしながらこのアドレスはＬレジスタ４３中の長さ計
数がＯ検出回路４４によつて検出されてＯを示す時次ア
ドレス解読装置７０中で修正される。従つてＯ検出回路
４４からの信号はＣＳＡＲｌ７にロードされるアドレス
を修飾する事によつて分岐動作と同様に動作する。もし
Ｌレジスタ４３がＯにデクレメントされていないと、制
御メモリ１５からフエツチされる次の制御語は常駐領域
１６にあるＳＣ制御語であり、上述の３命令から成るサ
ブループが繰返される。Ｌレジスタ４３中の長さ計数が
０の時は、ＣＳＡＲｌ７へロードされたアドレスがＧＡ
制御語をフエツチし、ＳＢレジスタ２６中の予じめ計算
されたプロツク検査語が上記ＧＡ制御語中のソース・フ
イールドによつて選択されたＬＳＲアレイ９０中の特定
のＬＳＲにある動的に計算されたプロツク検査語と排他
的０Ｒされる。

ＧＡ制御語中のソース・フイールドは０Ｌ信号によつて
発生されるのと同じＬＳＲアドレスを発生し得る。実行
される次の制御語は分岐制御語であり、もし排他的０Ｒ
動作の結果がＯならば、フエツチされる次の語は、制御
を一時制御語に移すための制御語であり、もし０以外な
らば誤りルーチンへ分岐がなされる。上述の説明から明
らかなように、本発明は制御語を制御メモリに書込むと
同時にプロツク検査語を発生するための制御を与えるも
のであり、オーバーレイ・モジユール中のすべての制御
語が制御メモリに書込まれた後に、予じめ計算されたブ
カツク検査語が動的に計算されたプロツク検査語と比較
され、もし比較の結果がＯ以外ならば誤り条件が表示さ
れる。

【図面の簡単な説明】

第１−１図、第１−２図、第１−３図、第１−４図及び
第１−５図は第２図の如く組合されて本発明の一実施例
を示すプロツク図、第２図は第１一１図、第１−２図、
第１−３図、第１−４図及び第１−５図の配列を示した
プロツク図、第３図は本発明の論理動作のタイミング図
、第４図は長さ計数器のタイミング図である。 １０・・・・・・主メモリ、１１・・・・・・主メモリ
・アドレス・レジスタ、１５・・・・・・制御メモリ、
１７・・・・・・制御メモリ・アドレス・レジスタ（Ｃ
ＳＡＲ）、４０・・・・・・ＡＬＵｌ５Ｏ・・・・・・
制御メモリ演算レジスタ（ＣＳＯＲ）、７０・・・・・
・アドレス解読論理回路、９０・・・・・・ＬＳＲアレ
イ、１２０・・・・・・制御語フオーマツト解読回路、
１４０・・・・・・メモリ制御解読回路、１５５・・・
・・・ＡＬＵ４機能解読回路、１７０・・・・・・ソー
ス・レジスタ解読回路、１９０・・・・・・ステータス
制御解読回路。

Claims (1)

【特許請求の範囲】
1. １ データ及び命令の他に複数の制御語をブロック単位
   で記憶する主メモリと、常駐記憶域及び一時記憶域を有
   する書込み可能な制御メモリと、該制御メモリから制御
   語を読出して実行する中央処理ユニットとを備えた計算
   機システムにおいて、上記制御メモリの上記常駐記憶域
   に記憶されている特定の制御語の制御のもとに上記主メ
   モリから１ブロックの制御語を読出して上記制御メモリ
   の上記一時記憶域へ書込むための制御ワード転送制御装
   置にして、上記主メモリから順次に読出された制御語を
   書込みのために上記制御メモリへ転送すると同時に上記
   中央処理ユニット内の演算機構にも転送するための転送
   手段と、上記演算機構で転送されてきた制御語に対し上
   記特定の制御語の制御のもとに所定の演算操作を施すこ
   とによつてブロック検査語を動的に計算させるための計
   算制御手段と、上記主メモリから上記制御メモリへ転送
   されるべき制御語の数に対応する値を保持するための保
   持手段と、上記特定の制御語が実行されるたびに上記保
   持手段における値を１ずつ減ずるための手段と、上記保
   持手段における値がゼロになつた時制御信号を発生する
   ための手段と、を備え、上記制御信号に応答して上記一
   時記憶域から演算制御語が取出され、該演算制御語によ
   つて上記ブロック検査語が所定のブロック検査語と一致
   するか否かが調べられるようにしたことを特徴とする制
   御ワード転送制御装置。