JPS5939061A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5939061A JPS5939061A JP57147641A JP14764182A JPS5939061A JP S5939061 A JPS5939061 A JP S5939061A JP 57147641 A JP57147641 A JP 57147641A JP 14764182 A JP14764182 A JP 14764182A JP S5939061 A JPS5939061 A JP S5939061A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- transistor
- channel
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、０ＭＯ８（Ｃｏｍｐｌ ｅｍｅｎｔ ａｒＹ
Ｍｅｔａｌ−■■１−■■■−−１−□１１■−１χ 見、ｐｉｃＬ６３ｅｍｉｅｏｎｄｕｃｔｏｒ ）回路の
構成に係）、特に高集積化、高性能化、量産性に最適な
構成配置を有する半導体装置に関する。
Ｍｅｔａｌ−■■１−■■■−−１−□１１■−１χ 見、ｐｉｃＬ６３ｅｍｉｅｏｎｄｕｃｔｏｒ ）回路の
構成に係）、特に高集積化、高性能化、量産性に最適な
構成配置を有する半導体装置に関する。
近年、ＣＭＯＳデバイスの高集積化を目的として、第１
図に示す様な共通ゲート垂直スタック型ＣＭＯＳインバ
ータ（Ｊｏｉｎｔ −ｇａｔｅ 、 ｖｅｒｔｉｃａｌ
ｌｙｓｔａｃｋｅｄ ０ＭＯ８１ｎｖｅｒｔｅｒ ）が
提案されていた（Ｑ、 Ｔ、 Ｑｏｅｌｏｅ ｅｔ ａ
ｔ、、 １９８１ ＩＥＤＭ ｌ）ｉｇｅｓｔｏｆ ｔ
ｅｃｈｎｉｃａｌ ｐａｐｅｒＳ 、 ２４゜６ 、
ｌ’）Ｉ） ５５４〜５５６）。同図において、１はｎ
形Ｓｉ半導体基板、２．３はｐ形不純物層、４はゲート
電極、６はｐ形ポリシリコン層でレーザ・アニール技術
によシ結晶化している。５．７はｎ形不純物層、８．９
はゲート酸化膜、１０，１１，１２．１３はＡｔなどの
金属電極である。この構造では、２，３゜４をそれぞれ
、ドレイン、ソース、ゲートとするｐチャネルＭＯ８）
ランジスタ（以下ｐＭＯ８と略す）、５，７．４をそれ
ぞれ、ドレイン、ソース、ゲートとするｎチャネルＭＯ
Ｓトランジスタ（以下、１ＭＯ８と略す）が形成され、
特に、４なるゲート電極を９ＭＯ８，１ＭＯ８の共通電
極とし、０ＭＯ８上にｎ Ｍ ＯＳを立体的に構成した
所に特徴がある。すなわち、従来は上記ｐＭＯ８゜１Ｍ
Ｏ８を同−Ｓ１表面上に分離して形成しＣＭＯＳインバ
ータ回路を構成していたが、該第１図の構成では、トラ
ンジスタの一方を上部に積み上げることで実質的に占有
面積を従来の１／２〜１／３に減少せしめた。
図に示す様な共通ゲート垂直スタック型ＣＭＯＳインバ
ータ（Ｊｏｉｎｔ −ｇａｔｅ 、 ｖｅｒｔｉｃａｌ
ｌｙｓｔａｃｋｅｄ ０ＭＯ８１ｎｖｅｒｔｅｒ ）が
提案されていた（Ｑ、 Ｔ、 Ｑｏｅｌｏｅ ｅｔ ａ
ｔ、、 １９８１ ＩＥＤＭ ｌ）ｉｇｅｓｔｏｆ ｔ
ｅｃｈｎｉｃａｌ ｐａｐｅｒＳ 、 ２４゜６ 、
ｌ’）Ｉ） ５５４〜５５６）。同図において、１はｎ
形Ｓｉ半導体基板、２．３はｐ形不純物層、４はゲート
電極、６はｐ形ポリシリコン層でレーザ・アニール技術
によシ結晶化している。５．７はｎ形不純物層、８．９
はゲート酸化膜、１０，１１，１２．１３はＡｔなどの
金属電極である。この構造では、２，３゜４をそれぞれ
、ドレイン、ソース、ゲートとするｐチャネルＭＯ８）
ランジスタ（以下ｐＭＯ８と略す）、５，７．４をそれ
ぞれ、ドレイン、ソース、ゲートとするｎチャネルＭＯ
Ｓトランジスタ（以下、１ＭＯ８と略す）が形成され、
特に、４なるゲート電極を９ＭＯ８，１ＭＯ８の共通電
極とし、０ＭＯ８上にｎ Ｍ ＯＳを立体的に構成した
所に特徴がある。すなわち、従来は上記ｐＭＯ８゜１Ｍ
Ｏ８を同−Ｓ１表面上に分離して形成しＣＭＯＳインバ
ータ回路を構成していたが、該第１図の構成では、トラ
ンジスタの一方を上部に積み上げることで実質的に占有
面積を従来の１／２〜１／３に減少せしめた。
しかしながら、上述した従来例によれば、３ｉ基板表面
に形成した９ＭＯ８のケート４上に、４゜５．６．７か
ら成る１ＭＯ８を形成するため、マスク合わせ余裕等を
考慮すると、ｐＭｏｓのチャネル長（Ｌｌ）に比べ、上
部ｎ Ｍ ＯＳのチャネル長（Ｌ２）は極端に短かくせ
ざるをえないという欠点を有する。言いかえると、最小
チャネル寸法を２μｍ、マスク合わせ余裕を１．５μｍ
とした場合、Ｌ２ ＝２ μｎ’ｌ ＋ Ｌ＋ ＝２５
ｐｍとなり、両ＭＯＳトランジスタの寸法に大きなア
ンバランスを生じ、占有面積が意に反して大きくなって
しまう、と同時に回路目体の駆動能力をも低下させてし
１う。
に形成した９ＭＯ８のケート４上に、４゜５．６．７か
ら成る１ＭＯ８を形成するため、マスク合わせ余裕等を
考慮すると、ｐＭｏｓのチャネル長（Ｌｌ）に比べ、上
部ｎ Ｍ ＯＳのチャネル長（Ｌ２）は極端に短かくせ
ざるをえないという欠点を有する。言いかえると、最小
チャネル寸法を２μｍ、マスク合わせ余裕を１．５μｍ
とした場合、Ｌ２ ＝２ μｎ’ｌ ＋ Ｌ＋ ＝２５
ｐｍとなり、両ＭＯＳトランジスタの寸法に大きなア
ンバランスを生じ、占有面積が意に反して大きくなって
しまう、と同時に回路目体の駆動能力をも低下させてし
１う。
本発明の目的は、上述した従来例の欠点を克服して、高
集積、高性能な半導体装置を提供することにある。
集積、高性能な半導体装置を提供することにある。
〔発明の概要Ｊ
本発明においては、下部に形成したＭＯＳ）ランジスタ
のチャネル寸法に依らず、自由自在な寸法のチャネル長
を有する上部ＭＯ８）ランジスタとするため、チャネル
の方向を下部のＭＯＳトランジスタと交叉する方向とし
たところに特徴がある。
のチャネル寸法に依らず、自由自在な寸法のチャネル長
を有する上部ＭＯ８）ランジスタとするため、チャネル
の方向を下部のＭＯＳトランジスタと交叉する方向とし
たところに特徴がある。
以下、本発明の一実施例を第２図によシ説明する。第２
図は、本発明による半導体装置のパターン・レイアウト
図を示したものである。図中の番号は第１図における各
層の番号に対応している。
図は、本発明による半導体装置のパターン・レイアウト
図を示したものである。図中の番号は第１図における各
層の番号に対応している。
ただし、第２図では、第１図の１０と１３を同一金属配
線で接続してインバータ回路構成としである。ＣＡはＡ
ｔと拡散層のコンタクト領域、ＣＢはＡｔとゲート電極
とのコンタクト領域、ＣＣは上部に積み上げて形成した
、例えばポリシリコン層とのコンタクト領域である。同
図から明らかな様に、本発明では、下部に形成した９Ｍ
Ｏ８のチャネル長Ｌ１と無関係に該ＭＯ８のゲート電極
４を共用して上部にチャネル長Ｌ２を有する１ＭＯ８を
形成できる。これは、従来例の如く、上部および下部の
ＭＯＳ）ランジスタのソース、ドレイン間に流れる電流
を平行にはしらせる構造とは異なり、垂直にはしらせる
ことに依る。一方、本構造では上部ＭＯＳトランジスタ
のチャネル領域は第２図に示した６の領域で面積はＬ２
ＸＷとなる。
線で接続してインバータ回路構成としである。ＣＡはＡ
ｔと拡散層のコンタクト領域、ＣＢはＡｔとゲート電極
とのコンタクト領域、ＣＣは上部に積み上げて形成した
、例えばポリシリコン層とのコンタクト領域である。同
図から明らかな様に、本発明では、下部に形成した９Ｍ
Ｏ８のチャネル長Ｌ１と無関係に該ＭＯ８のゲート電極
４を共用して上部にチャネル長Ｌ２を有する１ＭＯ８を
形成できる。これは、従来例の如く、上部および下部の
ＭＯＳ）ランジスタのソース、ドレイン間に流れる電流
を平行にはしらせる構造とは異なり、垂直にはしらせる
ことに依る。一方、本構造では上部ＭＯＳトランジスタ
のチャネル領域は第２図に示した６の領域で面積はＬ２
ＸＷとなる。
本実施例では、上部ＭＯＳトランジスタの有効幅ＷＥに
比べＷは小さくなっているが、これはマスク合わせずれ
によって下部と共用するゲート電極４の幅ＷｇとＷＥが
ずれている例を示したためである。ＷＥがＷＩＩを完全
におおう様に、あるいは、ＷｓがＷＥを完全におおう様
にレイアウトすることにより、この問題は解決する。
比べＷは小さくなっているが、これはマスク合わせずれ
によって下部と共用するゲート電極４の幅ＷｇとＷＥが
ずれている例を示したためである。ＷＥがＷＩＩを完全
におおう様に、あるいは、ＷｓがＷＥを完全におおう様
にレイアウトすることにより、この問題は解決する。
以上述べた如く、本発明によれば高集積で、ＭＯＳ）ラ
ンジスタの性能を低下させることのない半導体装置をえ
ることができる。
ンジスタの性能を低下させることのない半導体装置をえ
ることができる。
第３図は、本発明の応用例を示したもので、ＣＭＯＳイ
ンバータ回路で構成した６個のＭＯＳトランジスタよ構
成るスタティック形メモリ・セルの回路図を示す。同図
の中で、３１．３２はデータ線、３９はワード線、３３
〜３６は１ＭＯ８゜３７．３８はＩ）ＭＯＳである。こ
こで、本発明の特徴が最も発揮される点は、３３〜３６
なるｎＭＯ８ｌ−ランジスタをＳｉ半導体表面に形成し
、３７．３８なる９ＭＯ８をそれぞれ３４．３５のゲー
ト電極を共有する形で該トランジスタの上部に積層して
形成することである。この理由は、（１） 構造およ
び製造プロセス上、上部に積層したＭＯＳトランジスタ
のゲート酸化膜を、下部に形成したトランジスタのケー
ト酸化膜はど薄くできないため、メモリの動作速度を決
める１ＭＯ８（３３，３４あるいは、３５．３６）はＳ
ｉ半導体表面上に形成した方がより動作速度を速める点
で有利であること。
ンバータ回路で構成した６個のＭＯＳトランジスタよ構
成るスタティック形メモリ・セルの回路図を示す。同図
の中で、３１．３２はデータ線、３９はワード線、３３
〜３６は１ＭＯ８゜３７．３８はＩ）ＭＯＳである。こ
こで、本発明の特徴が最も発揮される点は、３３〜３６
なるｎＭＯ８ｌ−ランジスタをＳｉ半導体表面に形成し
、３７．３８なる９ＭＯ８をそれぞれ３４．３５のゲー
ト電極を共有する形で該トランジスタの上部に積層して
形成することである。この理由は、（１） 構造およ
び製造プロセス上、上部に積層したＭＯＳトランジスタ
のゲート酸化膜を、下部に形成したトランジスタのケー
ト酸化膜はど薄くできないため、メモリの動作速度を決
める１ＭＯ８（３３，３４あるいは、３５．３６）はＳ
ｉ半導体表面上に形成した方がより動作速度を速める点
で有利であること。
（２）３７．３８なる９ＭＯ８は、単に第３図における
Ｂあるいは０点に蓄積した情報を保持するに足る電流を
供給するだけでよく、−大きな駆動能力は必要でない。
Ｂあるいは０点に蓄積した情報を保持するに足る電流を
供給するだけでよく、−大きな駆動能力は必要でない。
従って、下部のｎＭＯ８上に積層して形成した方が集積
度を高める意味でも最も効果が太きい。特に、本発明の
半導体装置を用いることによって、集積度を損うことな
く積層化が可能となる。また、第２図で説明した如く、
マスク合わせずれによって上部に形成したｐＭＯ８の実
効ゲート幅が小さくなっても、上述した如く１）ＭＯ８
本来の役割りを損うものではない。
度を高める意味でも最も効果が太きい。特に、本発明の
半導体装置を用いることによって、集積度を損うことな
く積層化が可能となる。また、第２図で説明した如く、
マスク合わせずれによって上部に形成したｐＭＯ８の実
効ゲート幅が小さくなっても、上述した如く１）ＭＯ８
本来の役割りを損うものではない。
以上のように本発明によれば、ゲートを共用する垂直配
置のふたつのトランジスタのチャネル長に開きが少なく
、よって占有面積が小さくて駆動能力の大きな０Ｍ０８
回路を得ることができる。
置のふたつのトランジスタのチャネル長に開きが少なく
、よって占有面積が小さくて駆動能力の大きな０Ｍ０８
回路を得ることができる。
１・・・ｎ形Ｓｉ半導体基板、２，３・・・ｐ形不純物
層、４・・・ゲート電極、６・・・ｐ形シリコン層、５
．７・・・ｎ形不純物層。
層、４・・・ゲート電極、６・・・ｐ形シリコン層、５
．７・・・ｎ形不純物層。
循 １ 図
ｙ ｚ 図
Ｖ、Ｓ刃 しｃｃ
第 ３ 図
国分寺市東恋ケ窪１丁目２８０番
地株式会社日立製作所中央研究
所内
０発 明 者 青木正明
国分寺市東恋ケ窪１丁目２８０番
地株式会社日立製作所中央研究
所内
Claims (1)
- １、一つの半導体表面上に形成したソース、ドレイン、
ゲートを有する第１導電型のＭＯＳ）ランジスタと、該
トランジスタの上部に積層したソースドレイン、ゲート
を有する第２導電型のＭＯＳトランジスタから成シ、該
第１導電型ＭＯＳトランジスタと該第２導電型ＭＯ８）
ランジスタのゲートが同一材料で形成されて互いに共用
してなる半導体装置において、該第１導電型ＭＯ８）ラ
ンジスタのソース、ドレイン間に流れる電流の方向と、
該第２導電型ＭＯＳトランジスタのソース、ドレイン間
に流れる電流の方向が互いに交差する方向としたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147641A JPS5939061A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147641A JPS5939061A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939061A true JPS5939061A (ja) | 1984-03-03 |
Family
ID=15434924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147641A Pending JPS5939061A (ja) | 1982-08-27 | 1982-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119052A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 積層型ｍｉｓ半導体装置 |
| US10472311B2 (en) | 2011-07-08 | 2019-11-12 | Mitsubishi Chemical Corporation | 1,4-butanediol-containing composition |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS5753972A (ja) * | 1980-07-24 | 1982-03-31 | Siemens Ag |
-
1982
- 1982-08-27 JP JP57147641A patent/JPS5939061A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028701U (ja) * | 1973-07-09 | 1975-04-02 | ||
| JPS5753972A (ja) * | 1980-07-24 | 1982-03-31 | Siemens Ag |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119052A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 積層型ｍｉｓ半導体装置 |
| US10472311B2 (en) | 2011-07-08 | 2019-11-12 | Mitsubishi Chemical Corporation | 1,4-butanediol-containing composition |
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