JPS593927A - 薄膜のエツチング方法 - Google Patents
薄膜のエツチング方法Info
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- JPS593927A JPS593927A JP57113696A JP11369682A JPS593927A JP S593927 A JPS593927 A JP S593927A JP 57113696 A JP57113696 A JP 57113696A JP 11369682 A JP11369682 A JP 11369682A JP S593927 A JPS593927 A JP S593927A
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- vacuum chamber
- thin film
- etching
- etched
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P70/00—Cleaning of wafers, substrates or parts of devices
- H10P70/20—Cleaning during device manufacture
- H10P70/27—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers
- H10P70/273—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers the processing being a delineation of conductive layers, e.g. by RIE
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はシリコン（Ｓｌ）等の半導体基板上に形成シた
アルミニウム膜のような素子形成用の薄膜のエツチング
方法の改良に関する。
アルミニウム膜のような素子形成用の薄膜のエツチング
方法の改良に関する。
０：ｌ）技術の背景
最近工Ｃ，ＬＳＩ等の半導体装置を製造する際Ｓ１基板
から半導体装置を形成するためのウェハー処理工程を一
貫して連続して処理するインプロセス工程がとられるよ
うになってきている。これは各工程間で１クエハーの滞
留を防止し、工程に要する人手を省力化し、ウェハー上
に塵やゴミ等が付着してそのために形成される半導体装
置の歩留が低下しないようにするためである。
から半導体装置を形成するためのウェハー処理工程を一
貫して連続して処理するインプロセス工程がとられるよ
うになってきている。これは各工程間で１クエハーの滞
留を防止し、工程に要する人手を省力化し、ウェハー上
に塵やゴミ等が付着してそのために形成される半導体装
置の歩留が低下しないようにするためである。
（Ｃ）従来技術と問題点
このようなインプロセス工程の一環として最近ロードロ
ック方式を用いてＳｉ基板上に形成されているＡｅのよ
うな半導体素子形成用薄膜をドライエツチングして所定
のパターンに形成する方法が用いられている。
ック方式を用いてＳｉ基板上に形成されているＡｅのよ
うな半導体素子形成用薄膜をドライエツチングして所定
のパターンに形成する方法が用いられている。
ここで従来のこのようなロードロック方式を用いたドラ
イエツチング方法について第１図および第２図を用い力
から説明す石。
イエツチング方法について第１図および第２図を用い力
から説明す石。
第１図、第２図は従来のこのようなエツチングに用いる
装置の概略図である。各真空室６，７゜８はそれぞれ排
気口！３，４．５を通じて排気され、ゲートバルブプ２
Ａ、２Ｂ、２Ｃ，２Ｄで仕切られている。
装置の概略図である。各真空室６，７゜８はそれぞれ排
気口！３，４．５を通じて排気され、ゲートバルブプ２
Ａ、２Ｂ、２Ｃ，２Ｄで仕切られている。
ここで真空室６はＡＩ等の薄膜を形成したＳｉ基板９が
導入される入口側真空室でこれに隣接する真空室７はこ
の中に基板設置台１０とそれに対向する電極１１が設け
られており、該設置台ｌＯと電［１１間には高周波電源
１２よυ高周波電圧が印加されるようになっている。
導入される入口側真空室でこれに隣接する真空室７はこ
の中に基板設置台１０とそれに対向する電極１１が設け
られており、該設置台ｌＯと電［１１間には高周波電源
１２よυ高周波電圧が印加されるようになっている。
また各真空室７には四塩化度素（ＣＣｊ？４）のような
エツチングガスを導入するガス導入孔１８が設けられて
いる。また該真空室７には隣接して基板９が出力される
ような出口側真空室８が設けられている。
エツチングガスを導入するガス導入孔１８が設けられて
いる。また該真空室７には隣接して基板９が出力される
ような出口側真空室８が設けられている。
このようなロードシック方式のドライエツチング装置を
用いてＳＮ基板９上に形成したＡＩの配線膜を所定のパ
ターンにエツチングする場合について述べると第２図に
示すようにまずＳｉ基板９をベルト１４等を用いて運搬
する。Ｓ−基板９が・ゲートパルプ２Ａに近付いた段階
で入口側真空室６を大気圧としくリーク用パルプは図示
せず）８１基板９が入口側真空室６内へ挿入される。そ
の後ゲートパルプ２Ａを閉じ、真空室６を排気後、ゲー
トパルプ２Ｂを開きＳ′Ｌ基板９を隣接の真空室７へ導
く。ここでゲートバルブプ２Ｂを閉じガス導入孔１３よ
りＣＣｅ４ガヌを０．Ｉ’ｒｏｒｒの真空度になるまで
導入し、高周波電源１２を用いて基板設置台１０と電極
１１間に高周波電圧を印加しＣＣ（１４のガスプラズマ
を形成する。このようにすると、ＣＣｅ４ガスより塩素
フジ力／ｌ／ （Ｃｌ”、が形成され、か″ と〕ｃｅ”で基板上のＡｌ ｌ塩化アルミニウム（Ａｌ
（Ｊａ）の形で除去される。
用いてＳＮ基板９上に形成したＡＩの配線膜を所定のパ
ターンにエツチングする場合について述べると第２図に
示すようにまずＳｉ基板９をベルト１４等を用いて運搬
する。Ｓ−基板９が・ゲートパルプ２Ａに近付いた段階
で入口側真空室６を大気圧としくリーク用パルプは図示
せず）８１基板９が入口側真空室６内へ挿入される。そ
の後ゲートパルプ２Ａを閉じ、真空室６を排気後、ゲー
トパルプ２Ｂを開きＳ′Ｌ基板９を隣接の真空室７へ導
く。ここでゲートバルブプ２Ｂを閉じガス導入孔１３よ
りＣＣｅ４ガヌを０．Ｉ’ｒｏｒｒの真空度になるまで
導入し、高周波電源１２を用いて基板設置台１０と電極
１１間に高周波電圧を印加しＣＣ（１４のガスプラズマ
を形成する。このようにすると、ＣＣｅ４ガスより塩素
フジ力／ｌ／ （Ｃｌ”、が形成され、か″ と〕ｃｅ”で基板上のＡｌ ｌ塩化アルミニウム（Ａｌ
（Ｊａ）の形で除去される。
その後エツチングを終了したＳｉ基板９を更にベルト１
４を用いて運搬しゲートパルプ２Ｃを開いて出口側真空
室８内へ導入し、その真空室を大気に戻した後更にべｌ
） １４を用いて運搬し、ゲートバルブ２Ｄを開いて大
気中へ運び出すようにしている。
４を用いて運搬しゲートパルプ２Ｃを開いて出口側真空
室８内へ導入し、その真空室を大気に戻した後更にべｌ
） １４を用いて運搬し、ゲートバルブ２Ｄを開いて大
気中へ運び出すようにしている。
ところで前記したエッチ、フグ後のＡｌのｌ’ｊｉ’！
線膜や該Ａｌ配線膜をパターニングするためのその上に
形成したホトレジスト膜上にはＣｆとｌとが反応して生
成されたＡｌ（Ｊ？ａやその他の塩素化合物が残留して
おり、大気中に存在している微量な水分と反応して塩化
水素酸（Ｈ（，７？）が形成され、このＨＣｌによって
再び所定のパターンに形成されたＡ７？配線膜がエツチ
ングされて除去される欠点を生じる。
線膜や該Ａｌ配線膜をパターニングするためのその上に
形成したホトレジスト膜上にはＣｆとｌとが反応して生
成されたＡｌ（Ｊ？ａやその他の塩素化合物が残留して
おり、大気中に存在している微量な水分と反応して塩化
水素酸（Ｈ（，７？）が形成され、このＨＣｌによって
再び所定のパターンに形成されたＡ７？配線膜がエツチ
ングされて除去される欠点を生じる。
そこで従来は真空室７で、基板９上に残留しているＡＩ
Ｉｃｅ３やその他の塩素化合物や塩素等を除去するため
にエツチング鐵該基板を四弗化炭素（ＯＦ、）ガスや水
素（Ｎ２）ガスのプラズマ中にさらしていたが充分にＡ
（ｌｃｌｓを除去するには長時間かかり処理能力が低下
する問題がある０又、最近出口側の真空室８で基板９上
に残留しているＡ６（Ｊａを除去するため、該真空室８
内へ加熱した窒素（Ｎ２）ガスを流し、基板を加熱して
除去することも試みたが、このようにすると長時間熱処
理をしないと効果的にｌ？０１−ａやその他塩素等を除
去できない不都合を生じる。
Ｉｃｅ３やその他の塩素化合物や塩素等を除去するため
にエツチング鐵該基板を四弗化炭素（ＯＦ、）ガスや水
素（Ｎ２）ガスのプラズマ中にさらしていたが充分にＡ
（ｌｃｌｓを除去するには長時間かかり処理能力が低下
する問題がある０又、最近出口側の真空室８で基板９上
に残留しているＡ６（Ｊａを除去するため、該真空室８
内へ加熱した窒素（Ｎ２）ガスを流し、基板を加熱して
除去することも試みたが、このようにすると長時間熱処
理をしないと効果的にｌ？０１−ａやその他塩素等を除
去できない不都合を生じる。
（ｄ） 発明の目的
本発明は上述した問題を除去し、ロードロックた
方式を用い１ドライエツチング法で、基板上のＡ／のよ
うな薄膜を形成した後の基板にに残留しているＡ Ｉ
Ｃｌ ３やその他塩素および塩素化合物を容易に除去で
き得るような、新規な薄膜のエツチング方法の提供を目
的とするものである。
うな薄膜を形成した後の基板にに残留しているＡ Ｉ
Ｃｌ ３やその他塩素および塩素化合物を容易に除去で
き得るような、新規な薄膜のエツチング方法の提供を目
的とするものである。
（ｅ）発明の構成
かかる目的を達成するだめの本発明の薄膜のエツチング
方法ずは、素子形成用薄膜を形成した半導体基板を入力
側真空室、エツチング室へ順次導入後肢エツチング室の
基板設置台に設置し、エツチングガスを導入しながら基
板設置台上の基板上に形成されている素子形成用薄膜を
エツチングし、しかる後肢基板を出力側真空室を通過さ
せてから大気中に取シ出す方法において、前記基板を出
力側真空室に導入した時、該基板にマイクロ波を照射し
て基板を加熱し、基板上の薄膜に付着している残留物を
除去するようにしたこと−を特徴とするものである。
方法ずは、素子形成用薄膜を形成した半導体基板を入力
側真空室、エツチング室へ順次導入後肢エツチング室の
基板設置台に設置し、エツチングガスを導入しながら基
板設置台上の基板上に形成されている素子形成用薄膜を
エツチングし、しかる後肢基板を出力側真空室を通過さ
せてから大気中に取シ出す方法において、前記基板を出
力側真空室に導入した時、該基板にマイクロ波を照射し
て基板を加熱し、基板上の薄膜に付着している残留物を
除去するようにしたこと−を特徴とするものである。
更には前記出力側真空室の真空度を０．８ Ｔｏｒｒ以
下の圧力としたことを特徴とするものである。
下の圧力としたことを特徴とするものである。
（ｆ） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第３図は本発明の薄膜のエツチング方法を示す概略図で
前述した基板の出力側真空室２１の上部壁面には石英ま
たはセラミック等のマイクロ波透過窓２２を設けている
。そしてこのマイクロ波透過窓には連通して銅等で形成
したマイクロ波導波管２８を設は該導波管２８内部にマ
イクロ波を照射するようにマグネトロン２４を設置して
いる。
前述した基板の出力側真空室２１の上部壁面には石英ま
たはセラミック等のマイクロ波透過窓２２を設けている
。そしてこのマイクロ波透過窓には連通して銅等で形成
したマイクロ波導波管２８を設は該導波管２８内部にマ
イクロ波を照射するようにマグネトロン２４を設置して
いる。
このようにした状態でＡｌの配線膜を所定のパターンに
前述したようにドライエツチングしたＳｉ基板２５をべ
／シト２６を用いて出力側真空室２１の内部に挿入する
。そしてゲートバルブ２７．２８を閉じた状態でマグネ
トロン２４を用いて、出力４００Ｗ、周波数２．４５Ｇ
Ｈ２，のマイクロ波を基板に照射する。するとＳｉ−基
板２５は２０秒程度で約２００℃まで温度が上昇し約１
分間保つことで基板上に残留しているＡＩｊｃ１３や塩
素、塩素化合物等は殆んど除去される。このようなマイ
クロ波で照射して基板を加熱すると、基板は短時間でか
つ均一な温度分布で加熱され、残留している塩素やＡｌ
Ｃ（Ｉ３等の塩素化合物が効果的に除去される。
前述したようにドライエツチングしたＳｉ基板２５をべ
／シト２６を用いて出力側真空室２１の内部に挿入する
。そしてゲートバルブ２７．２８を閉じた状態でマグネ
トロン２４を用いて、出力４００Ｗ、周波数２．４５Ｇ
Ｈ２，のマイクロ波を基板に照射する。するとＳｉ−基
板２５は２０秒程度で約２００℃まで温度が上昇し約１
分間保つことで基板上に残留しているＡＩｊｃ１３や塩
素、塩素化合物等は殆んど除去される。このようなマイ
クロ波で照射して基板を加熱すると、基板は短時間でか
つ均一な温度分布で加熱され、残留している塩素やＡｌ
Ｃ（Ｉ３等の塩素化合物が効果的に除去される。
ここでマイクロ波を照射する基板が設置されている出力
側の低真空室の真空度はｏ、 ｓ ’ｒｏｒｒ以下の圧
力に保つことが必要で、これ以上の圧力に保つと低真空
室の内部に存在しているガスがマイクロ波で励起され、
プラズマを生じ、基板表面と反応するという不都合が生
じる。
側の低真空室の真空度はｏ、 ｓ ’ｒｏｒｒ以下の圧
力に保つことが必要で、これ以上の圧力に保つと低真空
室の内部に存在しているガスがマイクロ波で励起され、
プラズマを生じ、基板表面と反応するという不都合が生
じる。
また本発明の方法によるとマイクロ波は導波管２３を通
過して８１基板２５上にのみ照射され、装置の金属部分
の箇処にはマイクロ波が吸収されないので、自動化した
基板の搬送機構に悪影響を及ばずこともない。
過して８１基板２５上にのみ照射され、装置の金属部分
の箇処にはマイクロ波が吸収されないので、自動化した
基板の搬送機構に悪影響を及ばずこともない。
このよりにＡｊｌ’Ｏ１ａ等の塩素化合物が除去された
基板は、従来のように大気中に存在している水分によっ
て、所定のパターンにエツチングされているＡＩＩの配
線膜が再び侵されることもなく、所望のパターンにエツ
チングされ九Ａ、ｌ配線膜を有する高信頼度の半導体装
置が得られる。
基板は、従来のように大気中に存在している水分によっ
て、所定のパターンにエツチングされているＡＩＩの配
線膜が再び侵されることもなく、所望のパターンにエツ
チングされ九Ａ、ｌ配線膜を有する高信頼度の半導体装
置が得られる。
また出力側真空室内で熱処理される時間も短縮され、低
コストの半導体装置が得られる。また以上の実施例の他
にマイクロ波を導波管を通さずに直接出力側真空室の基
板に照射してもよい。
コストの半導体装置が得られる。また以上の実施例の他
にマイクロ波を導波管を通さずに直接出力側真空室の基
板に照射してもよい。
（２）発明の効果
以上述べたように本発明のエツチング方法によれば、簡
単な装置で薄膜のエツチング後の熱処理時間の短縮した
低コストの半導体装置が得られ、更に所定のパターンに
エツチング後れた配線膜が、エツチングガスの残留成分
によって侵されることがないので高信頼度の半導体装置
が得られる利点を生じる。
単な装置で薄膜のエツチング後の熱処理時間の短縮した
低コストの半導体装置が得られ、更に所定のパターンに
エツチング後れた配線膜が、エツチングガスの残留成分
によって侵されることがないので高信頼度の半導体装置
が得られる利点を生じる。
４・、 図面の簡単な説明
第１図、第２図は従来の薄膜のエツチング方法を示す概
略図、第８図は本発明の薄膜のエツチング方法を示す概
略図である。
略図、第８図は本発明の薄膜のエツチング方法を示す概
略図である。
図において、２Ａ、、 ２Ｂ、 ２０．２Ｄ、 ２７．
２８はゲートパルプ、３，４．５は排気孔、６，７．８
は真空室、９．２５は８１基板、１０はＳｉ基板設置台
、１１は対向電極、１２は高周波電源、１８はガス導入
孔、１４．２６はベルト、２１は出力側真空室、２２は
マイクロ波透過窓、２８は導波管、２４はマグネトロン
を示す。
２８はゲートパルプ、３，４．５は排気孔、６，７．８
は真空室、９．２５は８１基板、１０はＳｉ基板設置台
、１１は対向電極、１２は高周波電源、１８はガス導入
孔、１４．２６はベルト、２１は出力側真空室、２２は
マイクロ波透過窓、２８は導波管、２４はマグネトロン
を示す。
Claims (2)
- （１） 素子形成用薄膜を形成した半導体基板を入口
側真空室、エツチング室へ順次導入後、該エツチング室
の基板設置台に設置し、エツチング室ヌを導入しながら
基板設置台上の基板上に形成されている素子形成用薄膜
をエツチングし、しかる後該基板を出口側真空室を通過
させてから大気中に取り出す方法において、前記基板を
出口側真空室に導入した時、該基板にマイクロ波を照射
して基板を加熱することを特徴とする薄膜のエツチング
方法。 - （２）前記圧力側低真空室の真空度を０．８ ’ｒｏｒ
ｒ以下の圧力としたことを特徴とする特許請求の範囲第
（１）項に記載の薄膜のエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113696A JPS593927A (ja) | 1982-06-29 | 1982-06-29 | 薄膜のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113696A JPS593927A (ja) | 1982-06-29 | 1982-06-29 | 薄膜のエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593927A true JPS593927A (ja) | 1984-01-10 |
Family
ID=14618855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113696A Pending JPS593927A (ja) | 1982-06-29 | 1982-06-29 | 薄膜のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593927A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150633A (ja) * | 1984-01-18 | 1985-08-08 | Kokusai Electric Co Ltd | プラズマエツチング装置のロ−ドロツク室 |
| JPS6482550A (en) * | 1987-09-25 | 1989-03-28 | Toshiba Corp | Surface treatment |
| JPH01294880A (ja) * | 1988-05-19 | 1989-11-28 | Mitsubishi Electric Corp | ドライエッチング装置 |
| EP0596364A3 (en) * | 1992-10-27 | 1994-06-29 | Nec Corp | Method of producing semiconductor device having buried contact structure |
| FR2720854A1 (fr) * | 1993-12-28 | 1995-12-08 | Fujitsu Ltd | Procédé de fabrication de dispositifs à semiconducteurs dotés d'un câblage en aluminium par gravure et chauffage sous vide. |
| EP0725430A3 (en) * | 1995-02-03 | 1998-05-27 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device having capacitor |
| US6486073B1 (en) | 1986-05-29 | 2002-11-26 | Fujitsu Limited | Method for stripping a photo resist on an aluminum alloy |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691436A (en) * | 1979-12-26 | 1981-07-24 | Fujitsu Ltd | Method for heating semiconductor substrate |
| JPS5747876A (en) * | 1980-09-03 | 1982-03-18 | Toshiba Corp | Plasma etching apparatus and method |
-
1982
- 1982-06-29 JP JP57113696A patent/JPS593927A/ja active Pending
Patent Citations (2)
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