JPS5941322B2 - Ｒｓフリツプフロツプ回路 - Google Patents
Ｒｓフリツプフロツプ回路Info
- Publication number
- JPS5941322B2 JPS5941322B2 JP54093599A JP9359979A JPS5941322B2 JP S5941322 B2 JPS5941322 B2 JP S5941322B2 JP 54093599 A JP54093599 A JP 54093599A JP 9359979 A JP9359979 A JP 9359979A JP S5941322 B2 JPS5941322 B2 JP S5941322B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter gate
- output
- input
- circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
本発明はインチグレイテッド・インジェクション・ロジ
ック（Ｉｎｔｅｇｌａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ ）（以下、ＩＩＬと略称する）におけるＲＳ
Ｓフリップフロラ回路に係り、特に低速のセット３、リ
セットＢ入力に対し十分波形整形されたＱ、Ｑ出力を得
ることができるＲＳＳフリップフロラ回路に関するもの
である。
ック（Ｉｎｔｅｇｌａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ ）（以下、ＩＩＬと略称する）におけるＲＳ
Ｓフリップフロラ回路に係り、特に低速のセット３、リ
セットＢ入力に対し十分波形整形されたＱ、Ｑ出力を得
ることができるＲＳＳフリップフロラ回路に関するもの
である。
いま、ＩＩＬなるものを簡単に説明すると、この論理回
路は、例えばスイッチ回路の負荷として、相補形トラン
ジスタを用いたもので、以後の説明の便宜上、ＩＩＬの
インバータゲート回路を第１図および第２図に示し説明
する。
路は、例えばスイッチ回路の負荷として、相補形トラン
ジスタを用いたもので、以後の説明の便宜上、ＩＩＬの
インバータゲート回路を第１図および第２図に示し説明
する。
第１図において、Ｔ１ はインジェクション電流供給用
トランジスタ、Ｔ２はマルチコレクタ出力を有する出力
トランジスタ、ＩＴはインジェクション端子、Ｅは接地
、ＩＮは入力端子、０ＵＴ１゜０ＵＴ２は各出力端子で
ある。
トランジスタ、Ｔ２はマルチコレクタ出力を有する出力
トランジスタ、ＩＴはインジェクション端子、Ｅは接地
、ＩＮは入力端子、０ＵＴ１゜０ＵＴ２は各出力端子で
ある。
このような構成の回路において、出力トランジスタＴ２
のベース電流はインジェクション端子ＩＴよりトランジ
スタＴ１ を通して定電流を供給されるため、このイン
バータゲートは第２図に示すように、出力トランジスタ
Ｔ２ と定電流源ＣからなるインバータゲートＧ１
として表わすことができる。
のベース電流はインジェクション端子ＩＴよりトランジ
スタＴ１ を通して定電流を供給されるため、このイン
バータゲートは第２図に示すように、出力トランジスタ
Ｔ２ と定電流源ＣからなるインバータゲートＧ１
として表わすことができる。
第２図において、第１図と同一符号のものは相轟部分を
示す。
示す。
なお、出力トランジスタＴ２の出力は２端子としたが、
これはと（に意味はない。
これはと（に意味はない。
従来のＩＩＬのＲＳＳフリップフロラ回路と入出力回路
の一例を第３図に示し説明すると、図において、インバ
ータゲートＧ、 、 Ｇ５がＲＳＳフリップフロラ回路
を構成しており、各インバータの出力の１つが互いの入
力に接続され、インバータゲートＧ４の入力をセット人
力Ｓとし、その出力の他の１つをＱ出力としている。
の一例を第３図に示し説明すると、図において、インバ
ータゲートＧ、 、 Ｇ５がＲＳＳフリップフロラ回路
を構成しており、各インバータの出力の１つが互いの入
力に接続され、インバータゲートＧ４の入力をセット人
力Ｓとし、その出力の他の１つをＱ出力としている。
また、インバータゲートＧ５の入力をリセット人力Ｒと
し、その出力の他の１つをＱ出力としている。
し、その出力の他の１つをＱ出力としている。
そして、Ｇ２．Ｇ３はＲＳＳフリップフロラ回回路入力
回路を形成するインバータゲートであり、それぞれの入
力をセット人力Ｓ、リセット人力Ｒとし、その出力はＲ
ＳＳフリップフロラ回路のセット人力Ｓ、リセット人力
Ｒに接続されている。
回路を形成するインバータゲートであり、それぞれの入
力をセット人力Ｓ、リセット人力Ｒとし、その出力はＲ
ＳＳフリップフロラ回路のセット人力Ｓ、リセット人力
Ｒに接続されている。
また、インバータゲートＧ６．Ｇ７はＲＳＳフリップフ
ロラ回路の負荷となり、それぞれの入力はＱ出力、Ｑ出
力に接続されている。
ロラ回路の負荷となり、それぞれの入力はＱ出力、Ｑ出
力に接続されている。
つぎにこの第３図に示す回路の動作を第４図のタイムチ
ャートを参照して説明する。
ャートを参照して説明する。
第４図におイテ、Ｖ ｓ、ＶＲ、ＶＢ 、ＶＲ、ＶＱ
ｙＶＱ の波形は、それぞれ第３図のインバータゲート
Ｇ２のセット人力Ｓ、インバータゲートＧ３のリセット
人力Ｒ１インバータゲートＧ４のセット人力Ｓ１インバ
ータゲートＧ５のリセット人力Ｒ、インバータゲートＧ
４のＱ出力、インバータゲートＧ５のＱ出力の点の電圧
波形である。
ｙＶＱ の波形は、それぞれ第３図のインバータゲート
Ｇ２のセット人力Ｓ、インバータゲートＧ３のリセット
人力Ｒ１インバータゲートＧ４のセット人力Ｓ１インバ
ータゲートＧ５のリセット人力Ｒ、インバータゲートＧ
４のＱ出力、インバータゲートＧ５のＱ出力の点の電圧
波形である。
まず、初期状態としてＶｓ、ＶＲ５ＶＲ、ＶＱがゝゝＬ
“（約ＯＶ）とし、ＶＢ、ＶＱがゝゝＨ“（約０．７Ｖ
）とする。
“（約ＯＶ）とし、ＶＢ、ＶＱがゝゝＨ“（約０．７Ｖ
）とする。
この後、ＶＳが非常に低速で立ち上がってくると、その
電圧波形の高さがインバータケートＧ２のスレッショル
ドレベルに近（なる頃からｖｌはわずかずつ下がり始め
る。
電圧波形の高さがインバータケートＧ２のスレッショル
ドレベルに近（なる頃からｖｌはわずかずつ下がり始め
る。
そして、■百がインバータゲートＧ４のスレッショルド
レベルに近くなる頃からｖＨおよびＶＱが立ち上がり始
める。
レベルに近くなる頃からｖＨおよびＶＱが立ち上がり始
める。
つぎに、ｖ丘がインバータゲートＧ５のスレッショルド
レベルになると、ラッチ回路の正帰還動作により一瞬の
うちにＶＳ、ＶＱは”Ｌ“になり、ＶＢ ｙＶＱは“Ｈ
“になる。
レベルになると、ラッチ回路の正帰還動作により一瞬の
うちにＶＳ、ＶＱは”Ｌ“になり、ＶＢ ｙＶＱは“Ｈ
“になる。
なお、このようなラッチ回路の通常の動作は、一般によ
く知られていることであり、また、この回路はセット人
力Ｓ、リセット人力Ｒから見て対称であることから、動
作説明は以上にとどめ、その詳細な説明は省略する。
く知られていることであり、また、この回路はセット人
力Ｓ、リセット人力Ｒから見て対称であることから、動
作説明は以上にとどめ、その詳細な説明は省略する。
この第４図のタイムチャートから明らかなように、従来
回路は、セット人力Ｓ、リセット人力Ｒの入力波形が低
速である場合、出力Ｑ、Ｑの出力波形はその立ち上がり
において、急峻な波形が得られない。
回路は、セット人力Ｓ、リセット人力Ｒの入力波形が低
速である場合、出力Ｑ、Ｑの出力波形はその立ち上がり
において、急峻な波形が得られない。
また、このような低速信号は、各インバータケートのス
レッショルドレベルにおいて異常発振を引き起し易（、
発振すればＶＱ 、ｖ、、波形の立ち上がりに発振波形
が現われるという欠点があった。
レッショルドレベルにおいて異常発振を引き起し易（、
発振すればＶＱ 、ｖ、、波形の立ち上がりに発振波形
が現われるという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべ（なされたもので、その目的
は簡単な回路構成によって、セット入力・リセット入力
に入っている信号波形が低速でも安定な波形整形された
Ｑ、Ｑ出力を得ることができるＲＳＳフリップフロラ回
路を提供することにある。
共にかかる欠点を除去すべ（なされたもので、その目的
は簡単な回路構成によって、セット入力・リセット入力
に入っている信号波形が低速でも安定な波形整形された
Ｑ、Ｑ出力を得ることができるＲＳＳフリップフロラ回
路を提供することにある。
このような目的を達成するため、本発明は、少な（とも
２つの出力をそれぞれ有する第１および第２の２つのイ
ンバータゲートの間で、上記第１のインバータゲートの
第１出力が上記第２のインバータゲートの入力に供給さ
れ、上記第２のインバータゲートの第１出力が上記第１
のインバータゲートの入力に供給され、その第１のイン
バータゲートの入力をセラ）Ｓ入力とし、上記第２のイ
ンバータゲートの入力をリセットＲ入力とし、かつ上記
第１のインバータゲートの第２以降の出力をＱ出力とし
、上記第２のインバータゲートの第２以降の出力をＱと
し、上記第１および第２のインバータゲートの第１出力
に対し第２以降の出力の吸込匁電流密度が明らかに小さ
くなるように上記Ｑ、Ｑ出力に負荷インバータゲートを
接続するようにしたものである。
２つの出力をそれぞれ有する第１および第２の２つのイ
ンバータゲートの間で、上記第１のインバータゲートの
第１出力が上記第２のインバータゲートの入力に供給さ
れ、上記第２のインバータゲートの第１出力が上記第１
のインバータゲートの入力に供給され、その第１のイン
バータゲートの入力をセラ）Ｓ入力とし、上記第２のイ
ンバータゲートの入力をリセットＲ入力とし、かつ上記
第１のインバータゲートの第２以降の出力をＱ出力とし
、上記第２のインバータゲートの第２以降の出力をＱと
し、上記第１および第２のインバータゲートの第１出力
に対し第２以降の出力の吸込匁電流密度が明らかに小さ
くなるように上記Ｑ、Ｑ出力に負荷インバータゲートを
接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第５図は本発明によるＲＳＳフリップフロラ回路の一実
施例を示す回路図である。
施例を示す回路図である。
第５図において第３図と同一符号のものは相当部分を示
し、第３図と異なる点は、ラッチ回路を構成するインバ
ータゲートＧ４． Ｇ５において、Ｑ、Ｑ出力とする方
の出力を他方の出力の２倍にし、吸込み電流密度を％に
したところにある。
し、第３図と異なる点は、ラッチ回路を構成するインバ
ータゲートＧ４． Ｇ５において、Ｑ、Ｑ出力とする方
の出力を他方の出力の２倍にし、吸込み電流密度を％に
したところにある。
そして、２つ以上の出力を有する２つのインバータゲー
トの間で、一方のインバータゲートＧ４の第１出力が他
方のインバータゲートＧ５の入力に供給され、他方のイ
ンバータゲートＧ５の第１出力が一方のインバータゲー
トＧ４の入力に供給され、一方のインバータゲートＧ４
の入力をセットＳ入力とし、他方のインバータゲート
Ｇ５の入力をリセットＲ入力とし、さらに一方のインバ
ータゲートＧ４の第２以降の出力をＱ出力とし、他方の
インバータゲートＧ５の第２以降の出力を４出力とし、
インバータゲートＧ４およびＧ５ の第１出力に対し、
第２以降の出力の吸込み電流密度が明らかに小さくなる
ようにＱ、Ｑ出力に負荷インバータゲートＧ６．Ｇ７が
接続されている。
トの間で、一方のインバータゲートＧ４の第１出力が他
方のインバータゲートＧ５の入力に供給され、他方のイ
ンバータゲートＧ５の第１出力が一方のインバータゲー
トＧ４の入力に供給され、一方のインバータゲートＧ４
の入力をセットＳ入力とし、他方のインバータゲート
Ｇ５の入力をリセットＲ入力とし、さらに一方のインバ
ータゲートＧ４の第２以降の出力をＱ出力とし、他方の
インバータゲートＧ５の第２以降の出力を４出力とし、
インバータゲートＧ４およびＧ５ の第１出力に対し、
第２以降の出力の吸込み電流密度が明らかに小さくなる
ようにＱ、Ｑ出力に負荷インバータゲートＧ６．Ｇ７が
接続されている。
つぎにこの第５図に示す実施例の動作を第６図のタイム
チャートを参照して説明する。
チャートを参照して説明する。
なお、第６図の各記号は第４図に同じである。
そして、初期状態も第４図に合わせである。
まず、Ｖｓが非常に低速で立ち上がって（ると、その高
さがインバータゲ−１−Ｇ２のスレッショルドレベルに
近くなる頃からｖＨはわずかずつ下がり始める。
さがインバータゲ−１−Ｇ２のスレッショルドレベルに
近くなる頃からｖＨはわずかずつ下がり始める。
そして、ＶｓがインバータゲートＧ４のスレッショルド
レベルに近（なる頃からｖ丘が立ち上がり始める。
レベルに近（なる頃からｖ丘が立ち上がり始める。
しかし、ＶＱはまだゝゝＬ“のままである。
これはインバータゲートＧ４の出力のうち、リセット人
力Ｒへつながる出力に対し、Ｑ出力とする出力の吸込み
電流密度が％であるためである。
力Ｒへつながる出力に対し、Ｑ出力とする出力の吸込み
電流密度が％であるためである。
つぎに、ＶＲがインバータゲートＧ５のスレッショルド
レベルになると、ラッチ回路の正帰還動作により一瞬の
うちにＶＳ、ＶＱはＬ“になり、また、Ｖｉ、ｖＱはゝ
ゝＨ“になる。
レベルになると、ラッチ回路の正帰還動作により一瞬の
うちにＶＳ、ＶＱはＬ“になり、また、Ｖｉ、ｖＱはゝ
ゝＨ“になる。
そして、この回路の対称性からリセット入力Ｒからの低
速信号に対しても同様な考えで動作を追える。
速信号に対しても同様な考えで動作を追える。
すなわち、ＶＱおよびＶｉの波形は、低速な入力波形に
関係なくその立ち上がり、立ち下りとも急峻であり、異
常発振が起っても、その影響は受けない。
関係なくその立ち上がり、立ち下りとも急峻であり、異
常発振が起っても、その影響は受けない。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、第１および第２のインバータ
ゲートの第１出力に対し第２以降の出力の吸込み電流密
度が明らかに小さくなるようにＱ、Ｑ出力に負荷インバ
ータゲートを接続した簡単な回路構成によって、セット
入力・リセット入力に入っている信号波形が低速でも安
定な波形整形されたＱ、Ｑ出力が得られるＲＳＳフリッ
プフロラ回路が実現できるので、実用上の効果ハ極めて
犬である。
な手段を用いることなく、第１および第２のインバータ
ゲートの第１出力に対し第２以降の出力の吸込み電流密
度が明らかに小さくなるようにＱ、Ｑ出力に負荷インバ
ータゲートを接続した簡単な回路構成によって、セット
入力・リセット入力に入っている信号波形が低速でも安
定な波形整形されたＱ、Ｑ出力が得られるＲＳＳフリッ
プフロラ回路が実現できるので、実用上の効果ハ極めて
犬である。
第１図および第２図はＩＩＬインバータゲート回路の説
明に供する回路図、第３図は従来のＲＳＳフリップフロ
ラ回路の一例を示す回路図、第４図は第３図の動作説明
に供するタイムチャート、第５図は本発明によるＲＳＳ
フリップフロラ回路の一実施例を示す回路図、第６図は
第５図の動作説明に供するタイムチャー）・である。 Ｔ１ ・・・・・・インジェクション電流供給用トラン
ジスタ、Ｔ２・・・・・・マルチコレクタを有する出力
トランジスタ、Ｃ・・・・・・定電流源、Ｇ１〜Ｇ７・
・・・・・ＩＩＬインバータゲート、Ｓ・・・・・・セ
ット入力、Ｒ・・・・・・リセット入力、Ｑ・・・・・
・Ｑ出力、Ｑ・・・・・・Ｑ出力。
明に供する回路図、第３図は従来のＲＳＳフリップフロ
ラ回路の一例を示す回路図、第４図は第３図の動作説明
に供するタイムチャート、第５図は本発明によるＲＳＳ
フリップフロラ回路の一実施例を示す回路図、第６図は
第５図の動作説明に供するタイムチャー）・である。 Ｔ１ ・・・・・・インジェクション電流供給用トラン
ジスタ、Ｔ２・・・・・・マルチコレクタを有する出力
トランジスタ、Ｃ・・・・・・定電流源、Ｇ１〜Ｇ７・
・・・・・ＩＩＬインバータゲート、Ｓ・・・・・・セ
ット入力、Ｒ・・・・・・リセット入力、Ｑ・・・・・
・Ｑ出力、Ｑ・・・・・・Ｑ出力。
Claims (1)
- １ インチグレイテッド・インジェクション・ロジック
回路において、少なくとも２つの出力をそれぞれ有する
第１および第２の２つのインバータケートの間で、前記
第１のインバータゲートの第１出力が前記第２のインバ
ータゲートの入力に供給され、前記第２のインバータゲ
ートの第１出力が前記第１のインバータゲートの入力に
供給され、該第１のインバータゲートの入力をセットＳ
入力とし、前記第２のインバータゲートの入力をリセツ
）Ｒ入力とし、かつ前記第１のインバータゲートの第２
以降の出力をＱ出力とし、前記第２のインバータゲート
の第２以降の出力をｑ出力とし、前記第１および第２の
インバータゲートの第１出力に対し第２以降の出力の吸
込み電流密度が明らかに小さくなるように前記Ｑ、Ｑ出
力に負荷インバータゲートを接続してなることを特徴と
するＲＳＳフリップフロラ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093599A JPS5941322B2 (ja) | 1979-07-20 | 1979-07-20 | Ｒｓフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54093599A JPS5941322B2 (ja) | 1979-07-20 | 1979-07-20 | Ｒｓフリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617516A JPS5617516A (en) | 1981-02-19 |
| JPS5941322B2 true JPS5941322B2 (ja) | 1984-10-06 |
Family
ID=14086773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54093599A Expired JPS5941322B2 (ja) | 1979-07-20 | 1979-07-20 | Ｒｓフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207793A (ja) * | 1985-03-09 | 1986-09-16 | 清水建設株式会社 | 先進支保工によるトンネルの構築方法 |
-
1979
- 1979-07-20 JP JP54093599A patent/JPS5941322B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617516A (en) | 1981-02-19 |
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