JPS5941324B2 - 信号処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル信号をＤＡ変換してアナログ信号に変
換するようにしたパルス符号伝送等に用いる信号処理装
置に関するものである。

従来、パルス符号伝送に用いられるＡＤ変換及びＤＡ変
換システムにおいては、大きなレベルのアナログ信号を
パルス符号伝送するためには、デジタル信号のビット数
を増大させるか、或はまた原アナログ信号に対する量子
化ステップの間隔を大きくすることによって、ＡＤ変換
器の飽和を防ぐ必要がある。

しかし前者の場合、伝送帯域が増大しかつまた回路構成
が複雑となり、また後者の場合、信号レベルが小さくな
った時に、緻密な再生アナログ信号を得ることが出来な
い。

本発明は上述の如き欠陥を是正すべ〈発明されたもので
あって、デジタル信号をＤＡ変換してアナログ信号に変
換するようにした信号処理装置において、前記デジタル
信号が所定値になったことを検出してデジタル信号の値
に対するアナログ信号の値の変換特性を増大又は減少さ
せ、サンプリング周期よりも長い所定時間経過後に上記
変換特性を元に戻すように構成したものである。

このように構成することによって、デジタル信号のビッ
ト数を増大させる必要がなく、またアナログ信号に対す
るデジタル信号の量子化ステップの間隔を全体に亘って
は大きくする必要がないにもかかわらず、ダイナミック
レンジを広げられ得るようにしている。

また本発明において、デジタル信号が所定値になったこ
とを検出するには、再生されたアナログ信号を検出の対
象として間接的に検出してもよいが、この再生アナログ
符号にＤＡ変換される前の並列デジタル信号を検出の対
象として直接検出するのが好ましい。

このように構成する事によって、並列デジタル信号を検
出の対象とし得るので、検出回路の構成を極めて簡単什
することが出来る。

また本発明の好ましい実施態様においては、信号処理装
置が、 （ａ） 前記再生アナログ信号を所定の減衰量で以っ
て減衰させる可変減衰器、 （ｂ）前記デジタル信号が所定値になったことを検出し
て前記減衰器の減衰量を所定時間減少させる制御手段、 から構成されている。

このように構成することによって、回路構成を二層簡学
化し得るようにしている。

次に本発明をパルス符号の伝送に適用した−実施例を図
面につき述べる。

第１図には、第２図に示す４ビツトユニポーラＡＤ変換
器４０入出力特性が示されている。

この第１図においては、アナログ入力電圧を横軸にとり
、また４ビツト２進符号のデジタル出力を縦軸にとって
いる。

この場合、０ボルトからＶｓボルトまでのアナログ入力
信号はこれに対応して「００００」から「１１］、ＩＪ
までのユニポーラ４ビツト２進符号に変換され、またＶ
ｓボルト以上のアナログ入力信号は、総て「１１１１
Ｊの４ビツトユニポーラ２進符号に変換される。

なおＶｓボルトはこのＡＤ変換器の飽和電圧である。

以下において、上記飽和電圧Ｖｓをフルスケール電圧と
称し、また上記フルスケール電圧の１．／２の電圧をハ
ーフスケール電圧と称する。

上述のＡＤ変換器４においては、アナログ入力信号を４
ビツト２進符号に変換しているので、アナログ入力信号
が０のとき「０Ｏ００」に変換され、またアナログ入力
電圧がハーフスケール電圧のとき「１００ＯＪに変換さ
れ、更にまた入力電圧がフルスケール電圧のとき「１１
．１１１に変換される。

従ってＡＤ変換器４の第１図に示す入出力特性から明ら
かなように、アナログ入力信号がフルスケール電圧Ｖｓ
を越えたことは「１１１． ］、 Ｊによって検出する
ことが出来る。

第２図に示す送信側回路は上述の原理に基いている。

この第２図においては、ＡＤ変換器４０入力側に送信側
可変減衰器２が設けられている。

そうしてＡＤ変換器４に供給されるアナログ入力信号が
ＡＤ変換器４のフルスケール電圧Ｖｓを越ると、減衰器
２の減衰量が切換えられ、この切換えによって、ＡＤ変
換器４に供給されるアナログ入力信号が】／２に減衰さ
れる。

そうして所定の時間が経過した後に、減衰器２の減衰量
が自動的に切換えられ、この切換えによって、アナログ
入力信号が１／２に減衰されることなく元の減衰状態に
てＡＤ変換器４に供給される。

即ち、オーディオ信号等のアナログ信号において、その
レベルの増減の時間に対する傾斜は確率的にある＝定の
値を有するので、減衰器２の減衰量が増加の方向に切換
えられた場合、上述の確率的に定まる所定の時間が経過
後に、減衰器２の減衰量を自動的に切換えて元の減衰量
に戻すようにしている。

第２図に示す送信側回路につき詳細に述べると、入力端
子１にはアナログ入力信号が供給され、このアナログ入
力信号は送信側可変減衰器２０入力側に加えられる。

減衰器２は例えばＯｄＢ、６ｄＢおよび１．２ｄＢの３
段階の減衰量にスイッチ手段によって切換え得るように
なっている。

即ち、減衰器２においては抵抗８，９，１０が入力端子
１とアースとの間に互いに直列に接続されている。

また入力端子１と抵抗８との接合点１５は固定接点１１
に接続され、また抵抗８と抵抗９との接合点１６は固定
接点１２に接続され、更にまた抵抗９が抵抗１０との接
合点１７は固定接点１３に接続されている。

そうして可動接点１４は固定接点１１．１２または１３
の何れか一つに選択的に接続されるようになっている。

そうして可動接点１４が固定接点１１に接続されると減
衰量がＯｄＢとなり、また可動接点１４が固定接点１２
に接続されると減衰量が６ｄＢとなり、更にまた可動接
点１４が固定接点１３に接続されると減衰量が１．２ｄ
Ｂとなる。

可変減衰器２の出力側はサンプルアンドホールド回路３
に接続されている。

即ち、サンプルアンドホールド回路３はこれに供給され
るアナログ入力信号を所定の周期で以ってサンプリング
してアナログ入力電圧をパルス振幅変調波（以下におい
てＰＡＭ信号と称する。

）に変換すると共に、このＰＡＭ信号をホールドしてＡ
Ｄ変換器４に供給する。

ＡＤ変換器４はこれに供給されるＰＡＭ信号を後述の如
く４ビツトユニポーラのデジタル符号に変換する。

ＡＤ変換器４の出力側は出力端子７に接続され、この出
力端子７は伝送系（図示せず）に接続されている。

またＡＤ変換器４の出力側は接合点６から制御回路５の
入力側に接続されている。

制御回路５は後述する如く、ＡＤ変換器４の出力である
デジタル符号列からフルスケール電圧に対応するパター
ンを検出し、この検出出力によって減衰器２の減衰量を
その増大する方向に切換え制御する。

そうして上述の如く所定の時間が経過した後に、元の減
衰量に戻すように制御している。

なお減衰器２の減衰量を切換えるために設けられている
スイッチ１１，１２および１３は実際には電子的スイッ
チ手段であることは言うまでもない。

次に上述のような構成の送信側回路の動作を第３図に示
す送信側可変減衰器２の入出力特性図を用いて説明する
。

入力端子１に供給されるアナログ入力信号は減衰器２を
介してサンプルアンドホールド回路３に加えられるので
、ＡＤ変換器４０入力側にＰＡＭ信号が供給される。

ＡＤ変換器４の入出力特性は、第３図に示す如く、直線
ａで示されるアナログ入力信号がＡＤ変換器４のフルス
ケール電圧Ｖｓを越えると、制御回路５によって減衰器
２の減衰量がＯｄＢから６ｄＢに切換わるので、ＡＤ変
換器４０入力電圧が入力端子１のアナログ入力信号の１
／２に減衰して直線すで示される特性となる。

また直線すで示されるアナログ入力電圧がＡＤ変換器４
の２倍のフルスケール電圧を越えると、制御回路５によ
って減衰器２の減衰量が６ｄＢから１２ｄＢに切換えら
れる。

故にＡＤ変換器４の入力電圧が入力端子１のアナログ入
力信号の１／４に減衰して直線Ｃで示す特性となるので
、フルスケール電圧の４倍までアナログ入力信号の符号
化を行うことが出来る。

即ち、上述の如（、ＯｄＢ、６ｄＢおよび１２ｄＢの減
衰量を有する可動減衰器２をＡＤ変換器４に附加すれば
、ＡＤ変換器はそのフルスケール電圧の４倍の電圧まで
のアナログ入力信号のＡＤ変換を行うことが出来る。

第４図には、第２図に示す制御回路５の構成がブロック
ダイヤグラムにて示されている。

４ビツトシフトレジスタ２１には、ＡＤ変換器４の出力
である４ビット直列２進符号が入力端子２０を介して供
給される。

この４ビツトシフトレジスタ２１の４つの出力はアンド
ゲート２２に４ビツトの並列２進符号として加えられ、
更にこのアンドゲート２２にはワードタイミング信号が
加えられる。

また４ビツトシフトレジスタ２１にはビットタイミング
信号が加えられる。

今、シフトレジスタ２１の出力、つまり並列２進符号が
総て１″になると、ワードタイミング信号に従ってアン
ドゲート２２の出力がパ１”′となるので、再トリガ型
ＭＭ２４がトリガされる。

故にアンドゲート２７を通じて出力端子２９に出力が得
られ、このために可変減衰器２の減衰量が例えばＯｄＢ
から６ｄＢに切換えられる。

なお所定の時間が過ぎると、再トリガ型 ＭＭ２４は自動的に復帰するので、出力端子２９の電圧
も下がり、また出力端子２８に電圧が現われ、このため
に減衰器の減衰量が再びＯｄＢに切換えられる。

しかし再トリガ型ＭＭ２４が復帰しないうちに再びシフ
トレジスタ２１からの並列２進符号が総て”１゛′にな
ると、アンドゲート２６を通じて再トリガ型ＭＭ２５が
トリガされるので、出力端子３０に出力が得られ、この
ために減衰器の減衰量は６ｄＢから１２ｄＢに切換えら
れる。

この時、再トリガ型ＭＭ２４も同時にトリガされる。

そして所定の時間が経過すると、再トリガ型ＭＭ２５及
び２４の順にこれらはそれぞれ自動的に復帰し、このた
めに減衰器の減衰量も１２ ｄＢ→６ｄＢ→ＯｄＢの順
に自動的に復帰する。

次に上述の如き構成の第４図に示す制御回路５の動作を
第５Ａ図、第５Ｂ図及び第６図に示すアナログ信号の波
形図を用いて説明する。

減衰器２はアナログ信号がＡＤ変換器４のフルスケール
電圧を越えたとき、制御回路５によってその減衰量を増
大させる方向に切換えるように制御される。

そうしてこのように減衰量が増大する方向に切換えられ
てから所定の時間が経過した後に、この減衰器２は再び
元の減衰量に戻るように制御回路５によって制御される
。

即ち、第４図におけるアンドゲート２２の出力により生
ずる再トリガ型ＭＭ２４の出力によって減衰器２はその
減衰量を増大させる方向に６ｄＢのステップで切換えら
れる。

そして再トリガ型ＭＭ２４によって定まる所定の時間が
経過した後に、６ｄＢからＯｄＢに切換えられる。

また減衰器２の減衰量が１．２ｄＢに切換えられた場合
、再トリガ型ＭＭ２５によって定まる所定の時間が経過
した後に、１２ｄＢから６ｄＢに切換えられ、更にまた
再トリガ型ＭＭ２４によって定まる所定の時間が経過し
た後に、６．ｄＢからＯｄＢに切換えられる。

そうして再トリガ型ＭＭ２４によって６ｄＢからＯｄＢ
へ切換えるまでの時間（即ち回復時間）は、再トリガ型
ＭＭ２５によって１２ｄＢから６ｄＢに切換わるまでの
時間（即ち回復時間）よりも大きく設定されている。

これはアナログ信号の高レベルからの減衰の時間的割合
と低レベルからのそれとが互に異なることに起因してい
る。

第５Ａ図には、再トリガ型ＭＭ２４および２５による減
衰器２の制御の状態が示されている。

第５Ａ図において、Ａは再トリガ型ＭＭ２４による動作
領域を、またＢは再トリガ型ＭＭ２５による動作領域を
それぞれ示している。

今、時間ｔ ］ において減衰器２の減衰量が１．２ｄ
Ｂとなった場合、後述する如く再トリガ型ＭＭ２４と２
５とは時間ｔ１で同時に駆動される。

そうして時間ｔ２において先ず再トリガ型ＭＭ２５が回
復するので、減衰器２の減衰量が１２ｄＢから６ｄＢに
切換えられ、次に時間ｔ３ において再トリガ型ＭＭ２
４が回復するので減衰器２の縁衰量が６ｄＢからＯｄＢ
に切換えられる。

なお再トリガ型ＭＭ２４および２５による回復時刻ｔ３
およびｔ４をそれぞれサンプリング周期に同期させるの
が望ましい。

また再トリガ型ＭＭ２４および２５による減衰器２の制
御は第５Ｂ図に示す如くであってもよい。

なお第５Ｂ図において、第５Ａ図と共通部分には同一の
符号を付してその詳細な説明を省略する。

即ち、時間ｔ１ において、再トリガ型ＭＭ２５が駆動
され、また時間ｔ２ において、再トリガ型ＭＭ２５が
回復して減衰器２の減衰量が１２ｄＢから６ｄＢに切換
えられると共に、再トリガ型ＭＭ２４が駆動される。

そうして時間ｔ３ において、再トリガ型ＭＭ２４が回
復して減衰器２の減衰量が６ｄＢからＯｄＢに切換えら
れる。

第６図において、波形Ｗ。

は第２図に示す入力端子１に供給されるアナログ入力信
号であり、また波形Ｗ１．Ｗ２及びＷ３は減衰器２の出
力信号である。

時間ｔ。から始まるアナログ信号Ｗ。の時間１ｏ−１１
間はその電圧レベルに対応する４ビツトの２進符号に変
換される。

そうして時間ｔ１ においてフルスケール電圧Ｖｓに対
応する４ビツト２進符号１’−１１１１Ｊに変換される
。

この「１１１１ Ｊは第４図に示す制御回路５で検出さ
れるので、減衰器２の減衰量がＯｄＢから６ｄＢに切換
えられる。

減衰量がＯｄＢから６ｄＢに切換わると、減衰器２の出
力波形は第６図に示す波形Ｗ１ となる。

時間ｔ１〜ｔ２における波形Ｗ１はＡＤ変換器４によっ
てその電圧レベルに対応する４ビツト２進符号に変換さ
れる。

そうして再トリガ型ＭＭ２４による回復時間内の時間ｔ
２ において再びフルスケール電圧となるので、４ビツ
ト２進符号「１１１１」に変換される。

この「１１１］、Ｊは制御回路５で検出されるので、減
衰器２の減衰量は６ ｄＢから１．２ｄＢに切換えられ
る。

なお上述の如く減衰器２の減衰量が６ｄＢから１２ｄＢ
に切換わると、減衰器２の出力波形は第６図に示す波形
Ｗ２ となる。

時間ｔ２〜ｔ３のアナログ信号Ｗ２はＡＤ変換器４によ
ってその電圧レベルに対応する４ビツト２進符号に変換
される。

そうして時間ｔ３において再トリガ型ＭＭ２５が回復す
るので、この回復時の再トリガ型ＭＭ２５の電位変化が
出力端子２９゜３０から減衰器２に加えられ、このため
に減衰器２の減衰量は１．２ｄＢから６ｄＢに切換えら
れる。

上述の如く減衰器２の減衰量が１２ ｄＢから６ｄＢに
切換わると、減衰器２の出力波形は第６図に示す波形Ｗ
３ となる。

時間ｔ３〜ｔ４のアナログ信号Ｗ３はＡＤ変換器４によ
ってその電圧レベルに対応する４ビツト２進符号に変換
される。

そうして時間ｔ４ において再トリガ型ＭＭ２４が回
復してこの回復時の再トリガ型ＭＭ２４の電位変化が出
力端子２８，２９から減衰器２に加えられるので、減衰
器２の減衰量は６ｄＢからＯｄＢに切換えられる。

上述の如く減衰器２の減衰量が６ｄＢからＯｄＢに切換
わると、減衰器２の出力波形は第６図に示す波形Ｗ。

゛となるので、時間ｔ４〜ｔ５間の波形Ｗ。

はＡＤ変換器４によってその電圧レベルに対応する４ビ
ツト２進符号に変換される。

第７図には、受信側回路が示されている。

この第７図において、入力端子３１には第２図に示す４
ビツトユニポーラＡＤ変換器４のデジタル信号がその出
力端子７から伝送系を介して供給される。

このデジタル信号は、例えばシフトレジスタ３２によっ
てデジタル符号列の直列・並列変換をされた後、４ビッ
トユニポーラＤＡ変換器３３に加えられる。

ＤＡ変換器３３は４ビツト２進符号をこれに対応するア
ナログ電圧に復調してこれを受信可変減衰器３６に加え
る。

可変減衰器３６は例えばＯｄＢ、６ｄＢおよび１２ｄＢ
の３段階の減衰量を有し、スイッチ手段によってこれら
の３つの減衰量の何れか１つを選択できるように構成さ
れている。

即ち、抵抗３８゜３９．４０が接合点４５とアースとの
間に直列に接続され、またこの接合点４５は固定接点４
１と接続されている。

更にまた抵抗３８と抵抗３９との接合点４６は固定接点
４２に接続され、また抵抗３９と抵抗４０との接合点４
７は固定接点４３に接続されている。

可動接点４４は固定接点４１゜４２または４３の何れか
１つに選択的に接続されるようになっている。

そうして可動接点４４が固定接点４１に接続されると減
衰量がＯｄＢとなり、また可動接点４４が固定接点４２
に接続されると減衰量が６ｄＢとなり、また可動接点４
４が固定接点４３に接続されると減衰量が１２ｄＢとな
る。

なお本発明においては、上述の如く、送信側可変減衰器
２の減衰量の増加および減少のステップ数と、受信側可
変減衰器３６の減衰量の増加および減少のステップ数と
が、互に同一でかつ有限のステップ数であるのが好まし
い。

このように構成することによって、原アナログ信号を正
確に再生した再生アナログ信号を比較的簡牟な回路構成
にて得ることが出来る。

また減衰器３６の減衰量を制御するための受信側制御回
路３４が設げられている。

即ち４ビット２進符号がＤＡ変換器３３の入力側から分
岐して制御回路３４の入力側にそれぞれ加えられる。

そうして４ビツト２進符号の所定のパターンがこの入力
端に加えられたとき、これが検出され、この検出出力に
よって可変減衰器３６の減衰量が制御される。

なお減衰器３６の減衰量を切換えるために設けられてい
るスイッチは実際には電子的スイッチ手段であることは
いうまでもない。

次に上述の構成における受信側回路の動作を述べる。

入力端子３１に加えられたデジタル信号はシフトレジス
タ３２によって直列な符号列を並列な符号列に変換され
てＤＡ変換器３３及び制御回路３４にそれぞれ加えられ
る。

ＤＡ変換器３３はこれに加えられる４ビツト２進符号を
これに対応するアナログ電圧に復調して減衰器３６に供
給する。

また制御回路３４はデジタル信号の符号列の中から［１
１１Ｊを検出し、「１１１Ｊ」が検出された場合には減
衰器３６の減衰量を６ｄＢ減少させる。

そうしてこの減衰量が減少した時点から所定の時間が経
過した後に、減衰器３６の減衰量を６ｄＢ増加させる。

即ち、この受信側可変減衰器３６は送信側可変減衰器２
と丁度反対の動作をなして元の振幅値のアナログ電圧に
復調するようにしている。

第８図には、第７図に示す制御回路３４の構成がブロッ
クダイヤグラムにて示されている。

アンドゲート５５にはソードタイミング信号及び４ビッ
ト並列２進符号が入力端子５０，５１゜５２．５３及び
５４を介してそれぞれ供給される。

今、並列２進符号が総て１″になると、アンドゲート５
５から出力が出て再トリガ型ＭＭ５７が駆動される。

再トリガ型ＭＭ５７が駆動されると、その出力の電位変
化が出力端子６１，６２から得られるので、減衰器３６
の減衰量が１２ｄＢから６ｄＢに切換えられる。

そうして所定の時間が経過した後に、再トリガ型ＭＭ５
７が回復してこの回復時の再トリガ型ＭＭ５７の電位変
化が出力端子６Ｌ６２から減衰器３６に加えられるので
、減衰器３６の減衰量は６ ｄＢから１２ｄＢに切換え
られる。

また再トリガ型ＭＭ５７が回復する以前に再び並列２進
符号が総て１”になると、アントゲ−１・５５に出力が
現われるので、再ｌ・リガ型ＭＭ５Ｂが駆動される。

またこの出力は同時に再トリガ型ＭＭ５７にも印加され
る。

この間、再トリガ型ＭＭ５７の出力Ｑはアンドゲート５
９゜６０に加えられている。

故に再トリガ型ＭＭ５７は、前回のパルスによって駆動
されつ瓦あってまだその回復時間Ｔ１に達していない時
に、新たに印加されたパルスによって再び１駆動される
。

即ち、再トリガ型ＭＭ５７と５８が同時に駆動されてそ
の出力の電位変化が出力端子６２．６３から減衰器３６
に加えられるので、減衰器３６の減衰量は６ｄＢからＯ
ｄＢに切換えられる。

そうして所定の時間Ｔ２が経過した後に、先ず再トリガ
型ＭＭ５８が回復してこの回復時の再トリガ型ＭＭ５Ｂ
の電位変化が端子６２．６３から減衰器３６に加えられ
るので、減衰器３６の減衰量はＯｄＢから６ ｄＢに切
換えられる。

また再ｌ・リガ型ＭＭ５７による回復時間Ｔ１が経過し
た後に、再トリガ型ＭＭ５７が回復してこの回復時の電
位変化が出力端子６１，６２から減衰器３６に加えられ
るので、減衰器３６の減衰量は６ｄＢから１２ｄＢに切
換えられる。

また再ｌ・リガ型ＭＭ５７および５８の回復時間Ｔ１お
よびＴ２は送信側制御回路５の再トリガ型ＭＭ２４およ
び２５の回復時間とそれぞれ同一に設定されている。

上述の如く受信側制御回路３４においては、アンドゲー
ト５５が符号「１１１１」を判別すると、減衰器３６の
減衰量が減少する方向に切換えられ、再トリガ型ＭＭ５
７および５８によって、減衰器３６の減衰量が、所定時
間経過した後に、その増大する方向に切換えられる。

このように減衰器３６の減衰量がどのレンジにあるかを
判別しかつこれに対応するレンジに減衰器３６の減衰量
を制御するので、受信側可変減衰器３６は送信側可変減
衰器２と丁度反対の動作をなしてＤＡ変換器３３の出力
を元の振幅値のアナログ電圧に復調するように制御する
。

なお上述の実施例においては、４ビツトユニポーラＡＤ
変換器４を使用した場合について述べたが、４ビツト以
外の場合、またバイポーラの場合にも、本発明を適用す
ることが可能である。

また本発明においては、可変減衰器のステップ巾を６ｄ
Ｂの間隔に限定する必要がなく、更にまた不等間隔（即
ち０ｄＢ１６ｄＢ及び１０ｄＢの如き組合せの間隔）に
してもよい。

また伝送路が複数の場合（即ち、並列又は直並列混合の
符号の場合）にも、本発明を適用し得ることはいう迄も
ない。

また上述の実施例においては、ＡＤ変換器４及びＤＡ変
換器３３の出力側に減衰器２および３６をそれぞれ挿入
した。

しかしＡＤ変換器４及びＤＡ変換器３３の基準電圧又は
電流若しくは感度をそれぞれ制御してもはｇ同様の結果
が得られる。

また上述の実施例において、送信側可変減衰器２はサン
プルアンドホールド回路３の後に置いてもよい。

また上述の実施例においては、原アナログ信号が所定値
に達したことを検出して送信側可変減衰器２の減衰量を
所定時間増大させ、またデジタル信号が所定値に達した
ことを検出して受信側可変減衰器３６の減衰量を所定時
間減少させるようにした。

しかしこれとは逆に、原アナログ信号が所定値まで下っ
たことを検出して送信側可変減衰器２の減衰量を所定時
間減少させ、またデジタル信号が所定値まで下ったこと
を検出して受信側可変減衰器３６の減衰量を所定時間増
大させるようにしてもよい。

また上述の実施例においては、２進符号として自然２進
符号を用いているが、ユニットディスタンス２進符号等
の他の２進符号を用いてもよい。

本発明は上述の如く、デジタル信号をＤＡ変換してアナ
ログ信号に変換するに際し、デジタル信号のビット数を
増大させる必要がなく、またアナログ信号に対するデジ
タル信号の量子化ステップの間隔を全体に亘っては太き
（する必要がないにもかかわらず、ダイナミックレンジ
を広げることが出来、従ってアナログ信号が大きなレベ
ルを含んでいる場合にも、比較的簡檗な回路構成でもっ
て、正確でかつ緻密なアナログ信号を得ることが出来る
。

【図面の簡単な説明】

図面は本発明をパルス符号の伝送に適用した実施例を示
すものであって、第１図は４ビツトユニポーラＡＤ変換
器の入出力特性図、第２図は送信側回路のブロックダイ
ヤグラム、第３図は第２図に示す送信側可変減衰器の入
出力特性図、第４図は第２図に示す送信側制御回路のブ
ロックダイヤグラム、第５Ａ図は送信側制御回路による
送信側可変減衰器の制御方法を説明するための図、第５
Ｂ図は別の実施例の第５Ａ図と同様の図、第６図は送信
側回路の動作を説明するためのアナログ信号の波形図、
第７図は受信側回路のブロックダイヤグラム、第８図は
第７図に示す受信側制御回路のブロックダイヤグラムで
ある。 なお図面に用いられた符号において、２は送信側可変減
衰器、３はサンプルアンドホールド回路、４はＡＤ変換
器、５は送信側制御回路、３３はＤＡ変換器、３４は受
信側制御回路、３６は受信側可変減衰器である。

Claims (1)

【特許請求の範囲】
1. １ デジタル信号をＤＡ変換してアナログ信号に変換す
   るようにした信号処理装置において、前記デジタル信号
   が所定値になったことを検出してデジタル信号の値に対
   するアナログ信号の値の変換特性を増大又は減少させ、
   サンプリング周期よりも長い所定時間経過後に上記変換
   特性を元に戻すように構成した信号処理装置。