JPS594143A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
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- JPS594143A JPS594143A JP57113243A JP11324382A JPS594143A JP S594143 A JPS594143 A JP S594143A JP 57113243 A JP57113243 A JP 57113243A JP 11324382 A JP11324382 A JP 11324382A JP S594143 A JPS594143 A JP S594143A
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- JP
- Japan
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- conductor film
- film
- ground conductor
- package
- semiconductor chip
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、超高周波帯で使用するのに好適な半導体装置
用パッケージに関する。
用パッケージに関する。
従来技術と問題点
、近年、ＧａＡｓ −Ｆ Ｅ Ｔ等の半導体素子及びこ
れ等を用いた超小型、高性能のマイクロ波増幅回路等が
開発され、現在、それ等半導体装置を収容する（１） パッケージの開発が急がれている。
れ等を用いた超小型、高性能のマイクロ波増幅回路等が
開発され、現在、それ等半導体装置を収容する（１） パッケージの開発が急がれている。
従来、第１図に見られるようなセラミック・パッケージ
が使用されている。しかしながら、その構造上、入力端
子部及び出力端子部に於いて、電力の損失及び反射を生
ずる欠点がある。次に、これを更に詳細に説明する。
が使用されている。しかしながら、その構造上、入力端
子部及び出力端子部に於いて、電力の損失及び反射を生
ずる欠点がある。次に、これを更に詳細に説明する。
第１図は、要部切断斜面図であって、１は銅からなる基
台、ＩＡは凸状半導体デツプ搭載部、２は薄いセラミッ
ク（アルミナ）からなるリング部、３．４はニッケルを
下地にして金を鍍金することに依り形成した側面導体膜
、５ば銀鑞、６はセラミック（アルミナ）からなる第１
枠体、７はラミネート金属としてタングステンを用いラ
ミネート部分を除き金の鍍金を施したストリップ線路、
８はメタライズ膜で構成された接地導体膜、９はリード
片、１０はセラミック（アルミナ）からなる第２枠体、
１１は半導体チップをそれぞれ示している。
台、ＩＡは凸状半導体デツプ搭載部、２は薄いセラミッ
ク（アルミナ）からなるリング部、３．４はニッケルを
下地にして金を鍍金することに依り形成した側面導体膜
、５ば銀鑞、６はセラミック（アルミナ）からなる第１
枠体、７はラミネート金属としてタングステンを用いラ
ミネート部分を除き金の鍍金を施したストリップ線路、
８はメタライズ膜で構成された接地導体膜、９はリード
片、１０はセラミック（アルミナ）からなる第２枠体、
１１は半導体チップをそれぞれ示している。
この従来例では、銅からなる基台１とセラミックの第１
枠体６との間に薄いセラミックのリング部２を介在させ
ることに依り基台１と第１枠体６（２） との熱膨張係数の相違に起因する応力を吸収させ、セラ
ミックの第１枠体６に亀裂が生ずるのを防止゛ して
いるものであり、機械的には信頼性が極めて高いもので
ある。
枠体６との間に薄いセラミックのリング部２を介在させ
ることに依り基台１と第１枠体６（２） との熱膨張係数の相違に起因する応力を吸収させ、セラ
ミックの第１枠体６に亀裂が生ずるのを防止゛ して
いるものであり、機械的には信頼性が極めて高いもので
ある。
ところで、超高周波帯では、回路の接地を良好に行なう
ことが大きな問題になる。前記パッケージを電気的に見
ると、ストリップ線路７の接地導体である接地導体膜８
はリング部２の側面導体膜３．４を介しＧａＡｓ Ｆ
ＥＴを搭載する基台１と接続され、基台１及び凸状半導
体チップ搭載部ＩＡを通して半導体チップ１１と接続さ
れるようになっている。この結果、ストリップ線路７と
搭載部１人との間には実効的にインダクタンスが挿入さ
れた状態となり、入力端子部は、例えば第２図に見られ
るよ・うに、５０ （Ω）のストリップ線路２０、寄生
インダクタンス２】、該インダクタンスに付随する表皮
抵抗、放射抵抗を含む実効抵抗２２からなる等価回路と
して表示されることになり、これは、出力端子部でも同
様である。
ことが大きな問題になる。前記パッケージを電気的に見
ると、ストリップ線路７の接地導体である接地導体膜８
はリング部２の側面導体膜３．４を介しＧａＡｓ Ｆ
ＥＴを搭載する基台１と接続され、基台１及び凸状半導
体チップ搭載部ＩＡを通して半導体チップ１１と接続さ
れるようになっている。この結果、ストリップ線路７と
搭載部１人との間には実効的にインダクタンスが挿入さ
れた状態となり、入力端子部は、例えば第２図に見られ
るよ・うに、５０ （Ω）のストリップ線路２０、寄生
インダクタンス２】、該インダクタンスに付随する表皮
抵抗、放射抵抗を含む実効抵抗２２からなる等価回路と
して表示されることになり、これは、出力端子部でも同
様である。
従って、マイクロ波帯、特にＸ帯辺上の周波数（３）
では入出力端子部での電力損失及び電力反射はがなり大
きいものがあり、これが前記パッケージに収容される素
子及び回路の特性を低下させる原因となっている。
きいものがあり、これが前記パッケージに収容される素
子及び回路の特性を低下させる原因となっている。
発明の目的
本発明は、パッケージの構造を改善し、寄生素子が発生
ずることを防止して、ＸＩＦＩａ上の周波数に於いても
電力損失、電力反射が極めて少ない入出力端子部を有す
る半導体装置用パッケージを提供するものである。
ずることを防止して、ＸＩＦＩａ上の周波数に於いても
電力損失、電力反射が極めて少ない入出力端子部を有す
る半導体装置用パッケージを提供するものである。
発明の実施例
第３図は、本発明一実施例の要部切断正面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
１図に関して説明した部分と同部分は同記号で指示しで
ある。
本実施例では、凸状半導体チップ搭載部１への上表面縁
辺を切削して傾斜面ＩＢを形成し、また、接地導体膜８
を形成したのと同じ技法で第１枠体６の内側面に接地導
体膜８と一体化した内側導体膜１２を形成し、傾斜面Ｉ
Ｂ下部と内側導体膜１２との間にＷ径０．１〜０． ３
１．＋璽〕程度、長さ３（４） （頗〕程度の全鍍金した銅線Ｉ３を載置し、更に、金・
錫等の低融点半田１４を流し込んで結合したものである
。
辺を切削して傾斜面ＩＢを形成し、また、接地導体膜８
を形成したのと同じ技法で第１枠体６の内側面に接地導
体膜８と一体化した内側導体膜１２を形成し、傾斜面Ｉ
Ｂ下部と内側導体膜１２との間にＷ径０．１〜０． ３
１．＋璽〕程度、長さ３（４） （頗〕程度の全鍍金した銅線Ｉ３を載置し、更に、金・
錫等の低融点半田１４を流し込んで結合したものである
。
従って、ストリップ線路７の接地導体である接地導体１
１！ｉｉ８は凸状半導体チップ搭載部ＩＡの上表面と電
気的に最も短い距離で結ばれる。
１！ｉｉ８は凸状半導体チップ搭載部ＩＡの上表面と電
気的に最も短い距離で結ばれる。
これに依り、本実施例では、実効的に寄生インダクタン
スは殆どなくなり、また、それに付随する抵抗骨も無視
できる程小さくなり、１８ＣＧＨｚ）程度までは、第４
図に見られる如く、入力（出力）端子部に寄生素子を含
まない等価回路として表示することが出来る。
スは殆どなくなり、また、それに付随する抵抗骨も無視
できる程小さくなり、１８ＣＧＨｚ）程度までは、第４
図に見られる如く、入力（出力）端子部に寄生素子を含
まない等価回路として表示することが出来る。
第５図は、マイクロ波帯に於いて、従来のパッケージ（
ａ）と本実施例のそれ（ｂ）とについて実測した挿入損
失及びＶＳＷｌｌを比較して表したものであり、挿入損
失を実線へで、ＶＳＨＲを破線Ｂで示しである。
ａ）と本実施例のそれ（ｂ）とについて実測した挿入損
失及びＶＳＷｌｌを比較して表したものであり、挿入損
失を実線へで、ＶＳＨＲを破線Ｂで示しである。
図から判るように、従来のパッケージでは１２〔Ｇ Ｉ
ｌｚ ）近辺から挿入損失及びＶＳＷｌｌともに悪化し
ているのに対し、本実施例のそれ等特性は殆ど変化（５
） がなく、１８〔ＧＩＩｚ）になって挿入損失が僅が０．
２〜０．３程度にはなるが、νＳＷＩ？は良好である
から１８（ＧＨｚ）以上であっても使用可能であると考
えられる。
ｌｚ ）近辺から挿入損失及びＶＳＷｌｌともに悪化し
ているのに対し、本実施例のそれ等特性は殆ど変化（５
） がなく、１８〔ＧＩＩｚ）になって挿入損失が僅が０．
２〜０．３程度にはなるが、νＳＷＩ？は良好である
から１８（ＧＨｚ）以上であっても使用可能であると考
えられる。
発明の効果
以−ヒの説明でわかるように、本発明半導体装置用パッ
ケージでは、ストリップ線路の接地導体となる接地導体
膜は最短距離で半導体チップ搭載部と結ばれる構成にな
っているので、入出力端子部に寄生インダクタンス等が
発生することは少なくなり、従って、そこでの電力損失
、電力反射も低下させることができ、超高周波帯で優れ
た特性を発揮できる。
ケージでは、ストリップ線路の接地導体となる接地導体
膜は最短距離で半導体チップ搭載部と結ばれる構成にな
っているので、入出力端子部に寄生インダクタンス等が
発生することは少なくなり、従って、そこでの電力損失
、電力反射も低下させることができ、超高周波帯で優れ
た特性を発揮できる。
第１図は従来例の要部切断斜面図、第２図は入力端子部
の等価回路図、第３図は本発明一実施例の要部切断正面
図、第４図は入力端子部の等価回路図、第５図は周波数
と挿入損失及びＶＳＷＩ？との関係を表す線図である。 図に於いて、１は基台、ＩＡは凸状半導体チッ（６） プ搭載部、１Ｂは傾斜面、２はリング部、３．４は側面
導体膜、５は銀源、６は第１枠体、７はス１〜リップ線
路、８は接地導体膜、９はリード片、１０は第２枠体、
１１は半導体チップ、１２は内側導体膜、１３は銅線、
１４は低融点半田である。 特許出願人 富士通株式会社 代理人弁理士 工具 久五部 （外３名） （７）
の等価回路図、第３図は本発明一実施例の要部切断正面
図、第４図は入力端子部の等価回路図、第５図は周波数
と挿入損失及びＶＳＷＩ？との関係を表す線図である。 図に於いて、１は基台、ＩＡは凸状半導体チッ（６） プ搭載部、１Ｂは傾斜面、２はリング部、３．４は側面
導体膜、５は銀源、６は第１枠体、７はス１〜リップ線
路、８は接地導体膜、９はリード片、１０は第２枠体、
１１は半導体チップ、１２は内側導体膜、１３は銅線、
１４は低融点半田である。 特許出願人 富士通株式会社 代理人弁理士 工具 久五部 （外３名） （７）
Claims (1)
- 上表面縁辺に傾斜面が形成された凸状半導体チップ搭載
部を有する基台、該基台を囲むリング部、該リング部上
に固着され表面にストリップ線路を且つ裏面に接地導体
膜を且つ内側面に前記接地導体膜と接続された内側導体
膜を有する枠体、前記内側導体膜と前記傾斜面とを電気
的に結合する低融点半田を備えてなる事を特徴とする半
導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113243A JPS594143A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113243A JPS594143A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594143A true JPS594143A (ja) | 1984-01-10 |
| JPH0261153B2 JPH0261153B2 (ja) | 1990-12-19 |
Family
ID=14607191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113243A Granted JPS594143A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108756A (ja) * | 1986-10-25 | 1988-05-13 | Shinko Electric Ind Co Ltd | 超高周波素子用パツケ−ジ |
-
1982
- 1982-06-30 JP JP57113243A patent/JPS594143A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108756A (ja) * | 1986-10-25 | 1988-05-13 | Shinko Electric Ind Co Ltd | 超高周波素子用パツケ−ジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261153B2 (ja) | 1990-12-19 |
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