JPS5941611B2 - 多系統入力回路 - Google Patents

Description

【発明の詳細な説明】 本発明は複数の系統より送られてくる加算減算に関する
パルス信号を、可逆カウンタにより計数する際、加算パ
ルスもしくは減算パルスが複数の系統より同時に入力し
た場合にも、また同一系統に同時に入力した場合につい
ても、１台の可逆カウンタを用いて正しく計数を行なう
ことができる多系統入力回路に係るものである。

従来は各系統毎に可逆カウンタを用いて計数後演算をし
て集計したものを他の可逆カウンタに入力する方式か、
もしくは１台のカウンタを使って各系統毎に順次切換え
て計数する方式がとられてきた。

ここで前者の計数後演算をする方式では、各系統は独立
しているので各系統において同時にパルス信号が出ても
正しく計数を行なえるが、可逆カウンタの数が系統の数
に応じて多くなり装置が複雑で高価となる欠点がある。

また後者の順次切換方式では、装置は簡単であるが、可
逆カウンタに接続されていない系統のパルス信号は計数
されず正しい計数が行なえない欠点がある。

本発明は簡単な回路にて複数の系統よりパルス信号が同
時に入力した場合にもこれを１組の加算パルスまたは減
算パルスとして可逆カウンタに送る入力回路である。

以下図に従って説明する。

第１図において、ディジタルスケール１に対してこれを
読み取る読み取りヘッド２，３を設ける。

なおヘッド２，３は各々自由に移動し、ヘッド間の距離
を表示しようとする。

そこで各ヘッドの出力をディジタル読取回路４，５に入
れ、スケールに対して一つの方向を（＋）、その逆方向
を（−）として、各ヘッドにおける（＋）（−）をパル
ス信号で出力させ、これを本発明の多系統入力回路６に
入れて、その結果を１組の（＋） （−）信号として可
逆カウンター７に送る。

以上は２系統の場合であるが、３系統以上でも同様であ
る。

そして本発明の回路はタイミングクロック発振回路とタ
イミング同期回路とからなり、Ｎ系統の場合には、発振
部のタイミング信号をＮ相パルス分配する回路を使うの
であるが、説明を簡素にするためにＮを２として説明す
る。

第２図および第３図により、本発明を説明するが、第２
図の各点におけるパルス信号の波形を第３図に示す。

一定の周波数のパルス信号ａを発振する発振回路１１の
出力は、２相パルス分配回路１２によって第３図波形す
、ｃに変換される。

そして更にｂ波形を２相パルス分配回路１３によって第
３図波形ｄ、 ｅに変換する。

また波形ｅの信号を反転２相パルス分配回路１４によっ
て分配した後反転してパルス信号第３図の波形ｆ、ｇに
変換する。

第２図において１５〜２２はＤタイプのフリップフロッ
プ回路（以下Ｆ−Ｆ回路と称す）２３〜２６はＮＡＮＤ
ＡＮＤ回路〜３０はＡＮＤ回路、３１〜３２はＯＲ回路
であって、図の左側より、各系統の加算、減算のパルス
が入り、右側のＯＲ回路３１から加算パルスが、３２か
ら減算パルスが可逆カウンタに送られる。

例として、系統１、系統２より加算パルスが同時に入力
した場合について説明する。

系統１の加算パルスは第３図りの波形で入るものとする
と、第１のＦＦ回路１５のＱ出力はセットされる。

そしてこれが第２のＦＦ回路１６のＤ入力となる。

ここでＦＦ回路１６のＣＰ大入力波形りのクロックパル
スが入ると、ＦＦ回路１６のＱ出力をセットする。

このときもし系統１の減算系のＦＦ回路１８がセットさ
れていなければｄのクロックパルスによりＡＮＤ回路２
７が成立してパルス１を出力する。

そして、この時同時にＮＡＮＤ回路２３が成立するので
、ＦＦ回路１５はリセットする。

またＦＦ回路１６はパルス１を出力した後クロックパル
スｆによってリセットされる。

もし前述と逆にＦＦ回路１８がセットされているときに
は、ＡＮＤ回路２７がＦＦ回路１８のＱ出力で禁止され
て出力はない。

これは１クロック周期内に加算パルスが１パルス、減算
パルスが１パルス入力したことになり、プラス、マイナ
ス合わせてゼロとなり、可逆カウンターに信号を送る必
要がないためである。

なお第１系統の減算パルスもこれとまったく同様に、第
１のＦＦ回路１７、第２のＦＦ回路１８によりＦＦ回路
１６がセットされていなければｄのクロックパルスによ
りＡＮＤ回路２８が成立してＯＲ回路３２に減算のパル
スを送る。

なお、系統２に系統１と同時に加算パルス」が第３図の
波形で人力した場合も、系統１と同様に第１のＦＦ回路
１９のＱ出力がセットされ、第２のＦＦ回路２０のＤ入
力に入る。

ＦＦ回路２０のＣＰ大入力ｄと位相の異なるｅのクロッ
クパルスが人力するとＦＦ回路２０のＱ出力はセットさ
れ、このときＦＦ回路２２がセットされていなければｅ
のクロックパルスによりＡＮＤ回路２９が成立して、パ
ルスｋを出力する。

またＮＡＮＤ回路２５によりＦＦ回路１９がリセットさ
れ、クロックパルスｇによりＦＦ回路２０はリセットさ
れる。

以上のように系統１の加算パルス人力りは、クロックパ
ルスｄに同期して、ｉのタイミングでＯＲ回路３１に入
り、系統２の加算パルス」はクロックパルスｅに同期し
てｋのタイミングでＯＲ回路３１に入りｍのようになる
のでｈとＪが同時に入力しても可逆カウンターは２つの
加算パルスとして計数することが可能となり、多系統か
らの加減算パルスを１個の可逆カウンターで計数するこ
とができる。

また減算パルスについてもまったく同様に系統１、系統
２から同時に入力しても、ＯＲ回路３２からは２つのパ
ルス信号として出力する。

なお、３系統の場合には第２図の２相パルス分配回路１
３．１４を３相パルス分配回路を用いＦＦ回路を更に４
個と、ＮＡＮＤＡＮＤ回路回路を各２コ追加すればよい
。

また、２系統の場合に第２図において、クロックパルス
ｄのかわりにす、ｅのかわりにｃ、ｆのかわりにτ（Ｃ
のパルスを反転させたもの）、ｇのかわりにｂ（ｂのパ
ルスを反転させたもの）を用いても可能である。

なお、このときもＦＦ回路、ＮＡＮＤＡＮＤ回路回路、
ＯＲ回路はまったく同様である。

第２図においてＦＦ回路としてＤタイプによって説明し
たが、Ｊ−にタイプのＦＦ回路を用いても同様な操作を
行なわせることができる。

この回路は計数演算だけでなく、ＤＣモータの回転制御
にも使用することが可能である。

第４図はそのブロック図であって、モータの回転に対す
る指令パルスに対して、実際のモータの回転による加減
算パルス信号を第２系統入力として、フィードバックさ
せてＤＣモータを制御するものである。

【図面の簡単な説明】

第１図はこの発明の回路の使用状態の説明図、第２図は
本発明の回路図、第３図は第２図における各部の波形図
、第４図は本発明の回路を使ったモーフの回転制御の一
例を示すブロック図。 １、ディジクルスケール、２，３ 読取ヘッド、４．５
読取回路、６．多系統入力統合回路、７、可逆カウン
ター、１５〜２２ フリップフロップ回路、２３〜２６
ＮＡＮＤ回路、２７〜３０ＡＮＤ回蕗、３１．３２
ＯＲ回路。

Claims (1)

【特許請求の範囲】
1. １ タイミングパルス信号を発生する回路と、このタイ
   ミングパルス信号を複数のパルス信号に分配する回路と
   、このタイミングパルス信号の一部を反転させる回路と
   、各系統の加算・減算パルスの入力によりセットされる
   第１のフリップフロップ回路と、第１のフリップフロッ
   プ回路の出力と前記分配したパルス信号とを入力とする
   第２のフリップフロップ回路と、第２のフリップフロッ
   プ回路の出力と前記分配したパルス信号と各系統加算・
   減算パルスの各各他方の第２のフリップフロップ回路の
   反転出力を入力となすＡＮＤ回路と、複数の系統の加算
   、減算パルスを各各統合するためのＯＲ回路と、複数の
   ＯＲ回路に接続された１台の可逆カウンタと、第２のフ
   リップフロップ回路の出力と前記分配したパルス信号を
   入力となすＮＡＮＤＡＮＤ回路なり、第１のフリップフ
   ロップ回路はＮＡＮＤＡＮＤ回路によりリセットされ、
   第２のフリップフロップ回路は分配したパルス信号の反
   転パルスによりリセットされるように構成し、複数系統
   の同時入力の場合でも計数できることを特徴とする多系
   統入力回路。