JPS594217A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS594217A JPS594217A JP57113528A JP11352882A JPS594217A JP S594217 A JPS594217 A JP S594217A JP 57113528 A JP57113528 A JP 57113528A JP 11352882 A JP11352882 A JP 11352882A JP S594217 A JPS594217 A JP S594217A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- delay
- line
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
Landscapes
- Picture Signal Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はたとえば画像信号のように主走査方向と副走査
方向とも有し一定期間毎に関連する信号群が連続するよ
うな周期信号を遅延させる遅延回路に関するものである
。
方向とも有し一定期間毎に関連する信号群が連続するよ
うな周期信号を遅延させる遅延回路に関するものである
。
テレビジョン信号等の画像信号について、その空間的性
質を扱う場合等の画像処理を実時間て行なう手段に於い
て、主走査方向に対する副走査方向の遅延信号が必要と
なる。通常のテレビジョン信号について言えば、１水平
走査期間（１Ｈ）の遅延量を有するライン遅延素子を複
数個備え、水平同位置に隣接する遅延信号を発生させ、
その遅延量に応じて演算処理を行なうことがある。
質を扱う場合等の画像処理を実時間て行なう手段に於い
て、主走査方向に対する副走査方向の遅延信号が必要と
なる。通常のテレビジョン信号について言えば、１水平
走査期間（１Ｈ）の遅延量を有するライン遅延素子を複
数個備え、水平同位置に隣接する遅延信号を発生させ、
その遅延量に応じて演算処理を行なうことがある。
このような場合、従来は第１図に示すように１水平走査
期間（１Ｈ）遅延に相当する１ライン遅延素子Ｄ１〜Ｄ
ｎを多段縦続接続し、各ライン遅延素子の出力からそれ
ぞれ１Ｈ遅遅延骨（Ｉ！、１．ｆ１２゜２３、・・・・
・・Ａｎ ）を得て、遅延量に応じたそれぞれの演算
器により得る信号（Ｌｌ 、Ｌ２．Ｌ３・・・・・・
Ｌｎ）ｉ得ていた。ライン遅延素子としては超音波遅延
線を代表とするアナログ方式のものがあるがベースバン
ドで扱えないほか遅延時間。
期間（１Ｈ）遅延に相当する１ライン遅延素子Ｄ１〜Ｄ
ｎを多段縦続接続し、各ライン遅延素子の出力からそれ
ぞれ１Ｈ遅遅延骨（Ｉ！、１．ｆ１２゜２３、・・・・
・・Ａｎ ）を得て、遅延量に応じたそれぞれの演算
器により得る信号（Ｌｌ 、Ｌ２．Ｌ３・・・・・・
Ｌｎ）ｉ得ていた。ライン遅延素子としては超音波遅延
線を代表とするアナログ方式のものがあるがベースバン
ドで扱えないほか遅延時間。
出力レベル等の安定性に問題があった。これに対し、特
に画像処理を主に用途とする場合板かう画像信号形式が
ディジクル信号である場合が多く、またディジタル信号
にしだ方が都合の良い場合もあってディジタルメモリで
構成するラインメモリを遅延素子として用いる手法があ
る。ディンタルメモリをライン遅延手段に採用すること
により前記のアナログ方式の欠点は解消されるが、別の
問題が発生する。
に画像処理を主に用途とする場合板かう画像信号形式が
ディジクル信号である場合が多く、またディジタル信号
にしだ方が都合の良い場合もあってディジタルメモリで
構成するラインメモリを遅延素子として用いる手法があ
る。ディンタルメモリをライン遅延手段に採用すること
により前記のアナログ方式の欠点は解消されるが、別の
問題が発生する。
ディジタルメモリを用いた一例を第２図に示す。
１〜３は１水平走査期間の画素データを記憶するメモリ
、４は前記メモリ群にサンプルクロックＣＫに従かい共
通のアドレスを供給するアドレス発生器であり、入力画
像信号（ＶＩＤＥＯ）は初段のメモ供給されて３種の連
結する遅延信号が（氾１〜必３）を得て、遅延量に応じ
たそれぞれの演算器５．演算器６．演算冊子により得る
信号（Ｌ１〜Ｌ３）を得ている。この際、例えばメモリ
２について言えば、画素単位に変化するアドレス毎に自
段のメモリ自答を後段のメモリ３に書込むために読出し
、前段のメモリ１の出力内容を書込むという具合に、１
サンプル期間内にメモリのリード・ライトサイクルが十
分可能であるとする必要条件が発生する。
、４は前記メモリ群にサンプルクロックＣＫに従かい共
通のアドレスを供給するアドレス発生器であり、入力画
像信号（ＶＩＤＥＯ）は初段のメモ供給されて３種の連
結する遅延信号が（氾１〜必３）を得て、遅延量に応じ
たそれぞれの演算器５．演算器６．演算冊子により得る
信号（Ｌ１〜Ｌ３）を得ている。この際、例えばメモリ
２について言えば、画素単位に変化するアドレス毎に自
段のメモリ自答を後段のメモリ３に書込むために読出し
、前段のメモリ１の出力内容を書込むという具合に、１
サンプル期間内にメモリのリード・ライトサイクルが十
分可能であるとする必要条件が発生する。
さらに安定動作を確保するためにメモリ１〜３に供給す
る各種タイミングパルスをそれぞれ操作したり、データ
の一時保持のためランチを挿入するといっだ複雑な配慮
を必要とした。特にカラーテレビジョン信号を扱う場合
、サンプル周波数は色副搬送波の３倍ないし４倍＜３ｆ
ｔｓｃ〜４ｆ８ｃ）を採用する事が多く、少なくてもｅ
ｏｎｓｅｃを上まわるリード・ライトサイクル時間を満
足する高速メモリが望まれ、現行のメモリ技術では数種
のバイポーラ・メモリ（例えばフェアチャイルド社製９
３４２６Ａ等）に限定される。バイポーラ・メモリはＮ
−ＭＯＳ 、Ｃ−ＭＯＳ 、Ｈ−ＭＯ３等ノユニボーラ
メモリと比較して消費電力が太きい、高集積化が困難、
高価格であるといった不利な点があり、従来の回路構成
ではこれを採用せざるを得ないという欠点をかかえてい
た。まだ、演算器に於いてもそれぞれ遅延量に応じた多
種の演算器を必要とする欠点があった。
る各種タイミングパルスをそれぞれ操作したり、データ
の一時保持のためランチを挿入するといっだ複雑な配慮
を必要とした。特にカラーテレビジョン信号を扱う場合
、サンプル周波数は色副搬送波の３倍ないし４倍＜３ｆ
ｔｓｃ〜４ｆ８ｃ）を採用する事が多く、少なくてもｅ
ｏｎｓｅｃを上まわるリード・ライトサイクル時間を満
足する高速メモリが望まれ、現行のメモリ技術では数種
のバイポーラ・メモリ（例えばフェアチャイルド社製９
３４２６Ａ等）に限定される。バイポーラ・メモリはＮ
−ＭＯＳ 、Ｃ−ＭＯＳ 、Ｈ−ＭＯ３等ノユニボーラ
メモリと比較して消費電力が太きい、高集積化が困難、
高価格であるといった不利な点があり、従来の回路構成
ではこれを採用せざるを得ないという欠点をかかえてい
た。まだ、演算器に於いてもそれぞれ遅延量に応じた多
種の演算器を必要とする欠点があった。
本発明はこれらの欠点を除去し、周期信号の遅延回路に
おいて従来より低速のメモリを用いること全可能とし、
且つ演算器を全て共通なものにする回路構成を提供する
ことを目的にするものであり以下本発明の一実施例とと
もに説明する。
おいて従来より低速のメモリを用いること全可能とし、
且つ演算器を全て共通なものにする回路構成を提供する
ことを目的にするものであり以下本発明の一実施例とと
もに説明する。
第３図は画像信号を３Ｈ遅延させ、前記信号の演算結果
を得る実施例を示すもので、説明を容易にする為、入力
信号ＶＩＤＥＯｉ２値画像信号とし、１水平走査期間遅
延し、演算された結果の信号Ｌ１゜２水平走査期間遅延
し、演算された結果の信号Ｌ２゜３水平走査期間遅延し
、演算された結果の信号Ｌ３の３出力信号を得るとする
。３１〜３４は（１×水平方向サンプリング数）ビット
あるいはそれを含むラインメモリ、３６〜３８は遅延信
号に応じて変化する演算器、３９は前記ラインメモリ群
にサンプルクロックパルスＣＫとともに変化するメモリ
アドレスを供給するアドレス発生器、４ｏは各種制御パ
ルスを発生させる制御部、ＳＷ１〜Ｓ Ｗ ４は４接点
の切換スイッチである。
を得る実施例を示すもので、説明を容易にする為、入力
信号ＶＩＤＥＯｉ２値画像信号とし、１水平走査期間遅
延し、演算された結果の信号Ｌ１゜２水平走査期間遅延
し、演算された結果の信号Ｌ２゜３水平走査期間遅延し
、演算された結果の信号Ｌ３の３出力信号を得るとする
。３１〜３４は（１×水平方向サンプリング数）ビット
あるいはそれを含むラインメモリ、３６〜３８は遅延信
号に応じて変化する演算器、３９は前記ラインメモリ群
にサンプルクロックパルスＣＫとともに変化するメモリ
アドレスを供給するアドレス発生器、４ｏは各種制御パ
ルスを発生させる制御部、ＳＷ１〜Ｓ Ｗ ４は４接点
の切換スイッチである。
次に動作を説明する。入力信号ＶＩＤＥＯはラインメモ
リ３１〜３４のデータ入力端子に共通に供給され、ライ
ンメモリ３１〜３４のデータ出力端子からの各出力信号
は演算器３５〜３８のデータ入力端子に供給され、演算
器３６〜３８のデータ出力端子からの各出力信号は切換
スイッチＳＷ１〜ＳＷ３の各接点にそれぞれ接続される
。前記出力信号の中から切換スイッチ５Ｗ１−４３Ｗ３
により選択的に取出されたのがそれぞれの出力信号Ｌ１
〜Ｌ３となる。メモリ書込みパルスＷＥはサンプル毎の
パルスで切換スイッチＳＷ４を介してラインメモリ３１
〜３４中のいずれか１つを選択し、メモリ書込制御端子
に供給する。ＣＫＨは１水平期間毎のクロックパルスで
あり、制御部４０に与えられ、ここで発生する制御信号
は切換スイッチＳＷ１〜ＳＷ４ 、演算器３６〜３８に
供給され各スイッチの切換えと、舊演算量を指定する。
リ３１〜３４のデータ入力端子に共通に供給され、ライ
ンメモリ３１〜３４のデータ出力端子からの各出力信号
は演算器３５〜３８のデータ入力端子に供給され、演算
器３６〜３８のデータ出力端子からの各出力信号は切換
スイッチＳＷ１〜ＳＷ３の各接点にそれぞれ接続される
。前記出力信号の中から切換スイッチ５Ｗ１−４３Ｗ３
により選択的に取出されたのがそれぞれの出力信号Ｌ１
〜Ｌ３となる。メモリ書込みパルスＷＥはサンプル毎の
パルスで切換スイッチＳＷ４を介してラインメモリ３１
〜３４中のいずれか１つを選択し、メモリ書込制御端子
に供給する。ＣＫＨは１水平期間毎のクロックパルスで
あり、制御部４０に与えられ、ここで発生する制御信号
は切換スイッチＳＷ１〜ＳＷ４ 、演算器３６〜３８に
供給され各スイッチの切換えと、舊演算量を指定する。
第３図に示す切換スイッチＳＷ１〜ＳＷ４の選択位置で
以下動作説明すれば、メモリ書込パルスＷＥが供給され
ているラインメモリ３３は書込み状態、それ以外のライ
ンメモｌ７３１，３２．３４は読出し状態にある。ライ
ンメモリ３３は入力信号ＶＩＤＥＯを書込み、同時に共
通メモリアドレスを供給されている事によりラインメモ
リ３２は１Ｈ前に記憶された内容が読出され、ラインメ
モリ３１は更にもう１Ｈ以前の内容が読出される。これ
は過去に於いて・・・・・・ラインメモリ３１→ライン
メモリ３２という順で書込み状態にあった事による。
以下動作説明すれば、メモリ書込パルスＷＥが供給され
ているラインメモリ３３は書込み状態、それ以外のライ
ンメモｌ７３１，３２．３４は読出し状態にある。ライ
ンメモリ３３は入力信号ＶＩＤＥＯを書込み、同時に共
通メモリアドレスを供給されている事によりラインメモ
リ３２は１Ｈ前に記憶された内容が読出され、ラインメ
モリ３１は更にもう１Ｈ以前の内容が読出される。これ
は過去に於いて・・・・・・ラインメモリ３１→ライン
メモリ３２という順で書込み状態にあった事による。
従って、この第３図に示される切換スイッチの接点位置
では入力信号ＶＩＤＥＯに対して１Ｈ遅延し演算器によ
り演算された信号Ｌ１はラインメモリ３２から、Ｌ２は
ラインメモリ３３から読出される。次に切換えスイッチ
ＳＷ１〜ＳＷ４の各摺動子を第３図の如く１接点だけ右
回転すれば、ラインメモリ３４が書込み状態となり、こ
れに対する１Ｈ遅延データ全記憶しているのはラインメ
モリ３３に相当し、以下２Ｈ，３Ｈ遅延はそれぞれライ
ンメモリ３２．３１に相当する事になり、出力信号Ｌ１
〜Ｌ３も供給ラインメモリと演算器は前回と異なるが、
一定の遅延時間を保つように取出される。このようにし
て切換スイッチＳＷ１〜Ｓ Ｗ ４が水平クロックＣＫ
ＨＫ同期して水平走査期間毎ｒ・００００．ラインメモ
リ３１→ラインメモリ３２→ラインメモリ３３→ライン
メモリ３４→ラインメモリ３１→・・・・・・という繰
返し選択動作をするような切換信号を制御部４０で発生
させる事により所望する各出力信号Ｌ１〜Ｌ３が得られ
る。ここで本実施例に用いるラインメモリはライトサイ
クルあるいはリードサイクルのいずれか１状態で使用さ
れており、従来のラインメモリ縦続接続方式の場合、前
段のメモリ出力を待ってから書込動作に移行するため１
サンプル期間内にリード・ライトサイクルを必要とした
のに比してメモリ動作は非常に単純になり、メモリに要
求されるアクセス条件が緩和される。このようにメモリ
の前、演算器の後に切換スイッチを備え、前段のスイッ
チでは書込みメモＩＪ を選択し、書込みメモリと常に
等時間関係にあるようなメモリ出力（演算器出力）を識
別して取出すことにより多出力遅延回路が得られる。な
お、説明上切換スイッチＳＷ１〜ＳＷＡを機械的なロー
タリー・スイッチとして説明しだが、実際にはＳＷ１〜
ＳＷｓにはマルチプレクサ−（データ・セレクタ）用の
論理ＩＣ（例えば５Ｎ７４Ｌ３１５３等）を使用し、Ｓ
Ｗ４にはデコーダー用の論理ＩＣ（例えば５Ｎ７４Ｌ８
１３８等）を使用する。演算器はＲＯＭ（、・リス社製
７６４３Ａ等）を使用することにより、全ての演算器用
ＲＯＭが共通に使用できる。以上の説明は２値画像信号
についてであるが、階調数の多少は画像信号符号長だけ
のビット数を前記のラインメモリ、演算器。
では入力信号ＶＩＤＥＯに対して１Ｈ遅延し演算器によ
り演算された信号Ｌ１はラインメモリ３２から、Ｌ２は
ラインメモリ３３から読出される。次に切換えスイッチ
ＳＷ１〜ＳＷ４の各摺動子を第３図の如く１接点だけ右
回転すれば、ラインメモリ３４が書込み状態となり、こ
れに対する１Ｈ遅延データ全記憶しているのはラインメ
モリ３３に相当し、以下２Ｈ，３Ｈ遅延はそれぞれライ
ンメモリ３２．３１に相当する事になり、出力信号Ｌ１
〜Ｌ３も供給ラインメモリと演算器は前回と異なるが、
一定の遅延時間を保つように取出される。このようにし
て切換スイッチＳＷ１〜Ｓ Ｗ ４が水平クロックＣＫ
ＨＫ同期して水平走査期間毎ｒ・００００．ラインメモ
リ３１→ラインメモリ３２→ラインメモリ３３→ライン
メモリ３４→ラインメモリ３１→・・・・・・という繰
返し選択動作をするような切換信号を制御部４０で発生
させる事により所望する各出力信号Ｌ１〜Ｌ３が得られ
る。ここで本実施例に用いるラインメモリはライトサイ
クルあるいはリードサイクルのいずれか１状態で使用さ
れており、従来のラインメモリ縦続接続方式の場合、前
段のメモリ出力を待ってから書込動作に移行するため１
サンプル期間内にリード・ライトサイクルを必要とした
のに比してメモリ動作は非常に単純になり、メモリに要
求されるアクセス条件が緩和される。このようにメモリ
の前、演算器の後に切換スイッチを備え、前段のスイッ
チでは書込みメモＩＪ を選択し、書込みメモリと常に
等時間関係にあるようなメモリ出力（演算器出力）を識
別して取出すことにより多出力遅延回路が得られる。な
お、説明上切換スイッチＳＷ１〜ＳＷＡを機械的なロー
タリー・スイッチとして説明しだが、実際にはＳＷ１〜
ＳＷｓにはマルチプレクサ−（データ・セレクタ）用の
論理ＩＣ（例えば５Ｎ７４Ｌ３１５３等）を使用し、Ｓ
Ｗ４にはデコーダー用の論理ＩＣ（例えば５Ｎ７４Ｌ８
１３８等）を使用する。演算器はＲＯＭ（、・リス社製
７６４３Ａ等）を使用することにより、全ての演算器用
ＲＯＭが共通に使用できる。以上の説明は２値画像信号
についてであるが、階調数の多少は画像信号符号長だけ
のビット数を前記のラインメモリ、演算器。
切換回路等に要求すればよい。
第４図は本発明を用いて、テレビシコン画面上で入力画
（’Ｊ倍信号上下にソフトエツジを付加する回路を示す
もので、４１は入力画像信号ｉ３Ｈ遅延させ、前記信号
の演算結果を得る回路、４２は非加算混合器（ＮＡＭ）
である。ここで２Ｈ遅延した画像信号の演算は１００％
（入力画像信号のレベルに変化無し）とし、１Ｈおよび
３Ｈ遅延した画像信号の演算は５０％ （入力画像信号
のレベルが６０％）とすると、テレビジョン画面上で入
力 ・画像信号の上下に入力画像信号レベルに対して
６゜係レベルのソフトエツジが発生できる。
（’Ｊ倍信号上下にソフトエツジを付加する回路を示す
もので、４１は入力画像信号ｉ３Ｈ遅延させ、前記信号
の演算結果を得る回路、４２は非加算混合器（ＮＡＭ）
である。ここで２Ｈ遅延した画像信号の演算は１００％
（入力画像信号のレベルに変化無し）とし、１Ｈおよび
３Ｈ遅延した画像信号の演算は５０％ （入力画像信号
のレベルが６０％）とすると、テレビジョン画面上で入
力 ・画像信号の上下に入力画像信号レベルに対して
６゜係レベルのソフトエツジが発生できる。
以上説明したように、本発明によれば従来のものと同性
能を得るのに比較的低速メモリで実現で゛きる。現行の
メモリ特性によればリード・ライトサイクル時間とリー
ドサイクルあるいはライトサイクル時間とでは約２倍弱
の差があり、同一クロック周波数で動作させる場合、本
発明によれば約１／２の動作速度のメモリで済むことに
なる。また、ラインメモリの書込み選択と常に等時間関
係に演算器の演算量を選択することにより、画像信号の
ソフトエツジが容易発生することができる。さらに本発
明によれば従来のものに比べて１個のラインメモリと１
個の演算器を多く必要とするが、特に多段構成となる場
合は無視でき、また比較的少膜構成の場合でも書込みパ
ルスの選択回路、出力信号の識別回路等の安価な追加回
路をも考慮しても、低速度メモリで済むことによりコス
ト低減等の利点があり、その工業的価値は大である〇
能を得るのに比較的低速メモリで実現で゛きる。現行の
メモリ特性によればリード・ライトサイクル時間とリー
ドサイクルあるいはライトサイクル時間とでは約２倍弱
の差があり、同一クロック周波数で動作させる場合、本
発明によれば約１／２の動作速度のメモリで済むことに
なる。また、ラインメモリの書込み選択と常に等時間関
係に演算器の演算量を選択することにより、画像信号の
ソフトエツジが容易発生することができる。さらに本発
明によれば従来のものに比べて１個のラインメモリと１
個の演算器を多く必要とするが、特に多段構成となる場
合は無視でき、また比較的少膜構成の場合でも書込みパ
ルスの選択回路、出力信号の識別回路等の安価な追加回
路をも考慮しても、低速度メモリで済むことによりコス
ト低減等の利点があり、その工業的価値は大である〇
第１図および第２図は従来の遅延回路のブロック図、第
３図は本発明の一実施例による遅延回路のブロック図、
第４図は他の実施例のブロック図である。 ３１〜３４−−−−−−ラインメモリ、３６〜３８壷・
・・・・演算器、３９・・・・・・アドレス発生器、４
ｏ・・・・・・制御部、ＳＷ１〜ＳＷ４・・・・・・切
換スイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ′ＤＩ Ｈ 第２図
３図は本発明の一実施例による遅延回路のブロック図、
第４図は他の実施例のブロック図である。 ３１〜３４−−−−−−ラインメモリ、３６〜３８壷・
・・・・演算器、３９・・・・・・アドレス発生器、４
ｏ・・・・・・制御部、ＳＷ１〜ＳＷ４・・・・・・切
換スイッチ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ′ＤＩ Ｈ 第２図
Claims (1)
- 一定期間の周期信号を記憶する複数の記憶手段と、上記
記憶手段のいづれか１個のみを書込み状態に選択する選
択手段と、前記選択手段が選択する記憶手段を前記周期
毎に切換えるだめの制御子と、前記制御手段と同期し、
前記複数の記憶手段の出力信号を識別する識別手段と、
この識別手段に制御され、前記記憶手段の出力信号を演
算する演算手段を具備し、入力信号に対し前記周期単位
の複数の遅延信号を得るよう構成した遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113528A JPS594217A (ja) | 1982-06-29 | 1982-06-29 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113528A JPS594217A (ja) | 1982-06-29 | 1982-06-29 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594217A true JPS594217A (ja) | 1984-01-11 |
Family
ID=14614610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113528A Pending JPS594217A (ja) | 1982-06-29 | 1982-06-29 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594217A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991329A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS50126140A (ja) * | 1974-03-22 | 1975-10-03 |
-
1982
- 1982-06-29 JP JP57113528A patent/JPS594217A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991329A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS50126140A (ja) * | 1974-03-22 | 1975-10-03 |
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