JPS594227A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS594227A JPS594227A JP11426382A JP11426382A JPS594227A JP S594227 A JPS594227 A JP S594227A JP 11426382 A JP11426382 A JP 11426382A JP 11426382 A JP11426382 A JP 11426382A JP S594227 A JPS594227 A JP S594227A
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- JP
- Japan
- Prior art keywords
- output terminal
- digital
- voltage level
- circuit
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル−アナログ変換器に係り、特に絶縁
ゲート電界効果トランジスタ（以下、ＭＯＳ Ｔという
）を定電流源として用いた、ディジタル−アナログ変換
器（以下、Ｄ／Ａコンバータ回路という）に関するもの
である。−従来この種のＤ／Ａコンバータ回路としては
、第１図に示されるものか知られている。第１図は従来
のＤ／Ａコンバータ回路を示す回路構成図である。この
回路は、１０ビツトのｎチャンネル形ＭＯ８Ｔ （以下
、ｎ−ＭＯ８Ｔという）を使用したＴ）／Ａコンバータ
回路を示している。第１図において、１〜１０はエンハ
ンスメント型ｎ形ＭＯ８Ｔ（以下、Ｆ、−ｎ−ＭＯ８’
ｌｒという）で、各トレイン電極は出力端子０１に並列
接続され、各ゲート電極にはディジタル入力信号ａ１０
１ ａ９〜ａ１か各々入力される。Ｅ−ｎ−ＭＯ８Ｔ、
〜１ｏのソース′電極には、各々デプレション型ｎ形Ｍ
Ｏ８Ｔ、１〜２０ （以下、Ｄ−ｎ−ＭＯ８Ｔという）
のドレインｔｌ＆が接続されている。Ｄ−ｎ −ＭＯＳ
Ｔ、１〜２ｏの各ゲートとソース電極はＶ、（ＧＮＤ
）に接地されている。抵抗５０は一方か電源■ＤＤに、
他方か出力端子０１に接続されている。ここで”ＤＤの
電位は＋５ Ｖ 、 Ｖ８８は（）ＮＤ箪位である。
ゲート電界効果トランジスタ（以下、ＭＯＳ Ｔという
）を定電流源として用いた、ディジタル−アナログ変換
器（以下、Ｄ／Ａコンバータ回路という）に関するもの
である。−従来この種のＤ／Ａコンバータ回路としては
、第１図に示されるものか知られている。第１図は従来
のＤ／Ａコンバータ回路を示す回路構成図である。この
回路は、１０ビツトのｎチャンネル形ＭＯ８Ｔ （以下
、ｎ−ＭＯ８Ｔという）を使用したＴ）／Ａコンバータ
回路を示している。第１図において、１〜１０はエンハ
ンスメント型ｎ形ＭＯ８Ｔ（以下、Ｆ、−ｎ−ＭＯ８’
ｌｒという）で、各トレイン電極は出力端子０１に並列
接続され、各ゲート電極にはディジタル入力信号ａ１０
１ ａ９〜ａ１か各々入力される。Ｅ−ｎ−ＭＯ８Ｔ、
〜１ｏのソース′電極には、各々デプレション型ｎ形Ｍ
Ｏ８Ｔ、１〜２０ （以下、Ｄ−ｎ−ＭＯ８Ｔという）
のドレインｔｌ＆が接続されている。Ｄ−ｎ −ＭＯＳ
Ｔ、１〜２ｏの各ゲートとソース電極はＶ、（ＧＮＤ
）に接地されている。抵抗５０は一方か電源■ＤＤに、
他方か出力端子０１に接続されている。ここで”ＤＤの
電位は＋５ Ｖ 、 Ｖ８８は（）ＮＤ箪位である。
第２図は上記第１図に示すＤ／Ａコンバータ回路の動作
を説明する図である。第２図を用いて第１図の動作を説
明するに、第１図のＤ／Ａコンバータ回路は、１０ビツ
トのディジタル入力信号ａ１Ｇ ＋７９〜１１を有し
２１０−１の分解能を備えている。
を説明する図である。第２図を用いて第１図の動作を説
明するに、第１図のＤ／Ａコンバータ回路は、１０ビツ
トのディジタル入力信号ａ１Ｇ ＋７９〜１１を有し
２１０−１の分解能を備えている。
第２図に示すように、ａｌｏはサインピッ） 、 ａ。
は最大ビット（Ｍｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ ｂ
ｉｔ ： ＭＯＢ ） 、 ａ。
ｉｔ ： ＭＯＢ ） 、 ａ。
は最小ビット（Ｌｅａｓｔ ５１ｇｎ１ｆｉｃａｎｔ
ｂｉｔ ： ＬＨＳ ）であり、ａｉはディジタル入力
信号ａｉの反転信号である。従来の定電流源方式による
Ｄ／Ａコンバータ回路において、ＬＳＢａｌの電流値１
１は、ΔＶ ■ ＝□ ・ （１１’ １０
２４ ｘ Ｒ５゜ である。ただし、ΔＶは出力′電圧Ｖ。１のＭａｘ値と
Ｍｉｎ値の差である。また、定電流源の電流値Ｉｉ（ま
ディジタル入力量に対応しているので、Ｉ、＋１＝ ｌ
１Ｘ２ ＝ （ＩＨ−１Ｘ２）Ｘ２ ＝ Ｉ、 Ｘ２’
−（２１と表わされる。したかって、出力電圧Ｖ。
ｂｉｔ ： ＬＨＳ ）であり、ａｉはディジタル入力
信号ａｉの反転信号である。従来の定電流源方式による
Ｄ／Ａコンバータ回路において、ＬＳＢａｌの電流値１
１は、ΔＶ ■ ＝□ ・ （１１’ １０
２４ ｘ Ｒ５゜ である。ただし、ΔＶは出力′電圧Ｖ。１のＭａｘ値と
Ｍｉｎ値の差である。また、定電流源の電流値Ｉｉ（ま
ディジタル入力量に対応しているので、Ｉ、＋１＝ ｌ
１Ｘ２ ＝ （ＩＨ−１Ｘ２）Ｘ２ ＝ Ｉ、 Ｘ２’
−（２１と表わされる。したかって、出力電圧Ｖ。
１は、’Ｖ。、＝ＩＬ５ｏｘ（Ｉ、ｘｄ、＋ｌ２ｘｄ２
＋、、、、、、＋Ｉ、ｘｄ９＋Ｉ、ｏｘｄ、ｏ）＝Ｒ６
ｏｘ（Ｉ、ｘｄ、Ｘ２°＋Ｉ、Ｘｄ２Ｘ２’＋−、＋ｉ
、Ｘｄ、Ｘ２８＋Ｉ、ｘｄ、。ｘ２’）＝ｌ（、。×Ｉ
、 ｘ ’； ｄｉＸ ２’−’ −１３１
［り１ と表わされる。ここで、ｄｉはディジタル入力信号ａ・
の状態（ｒｌＪ ｏｒ ｒＯＪ ）を表わす。以上■ のようにして、定電流源Ｉｉと出力電圧Ｖ。１の関係が
成り立っている。
＋、、、、、、＋Ｉ、ｘｄ９＋Ｉ、ｏｘｄ、ｏ）＝Ｒ６
ｏｘ（Ｉ、ｘｄ、Ｘ２°＋Ｉ、Ｘｄ２Ｘ２’＋−、＋ｉ
、Ｘｄ、Ｘ２８＋Ｉ、ｘｄ、。ｘ２’）＝ｌ（、。×Ｉ
、 ｘ ’； ｄｉＸ ２’−’ −１３１
［り１ と表わされる。ここで、ｄｉはディジタル入力信号ａ・
の状態（ｒｌＪ ｏｒ ｒＯＪ ）を表わす。以上■ のようにして、定電流源Ｉｉと出力電圧Ｖ。１の関係が
成り立っている。
第２図において、ディジタル入力信号がディジタル量０
の時、つまり（ａｌｏ ＋ ”ｇ ＋ ”’ ｒ ａＩ
） ”” （０＋０、・・、０）＝（１，１，−，１）
の時、出力端子０１の電圧を４．７５ Ｖにバイアスす
る。また、（ａ、。、Ｒ９゜・・＋ ”１）”（１＋０
＋・＝ ｒ Ｏ）の時、出力端子０１か最小値４．５
Ｖに、（ＪＯ＋ ａｇ ＋・・＋ａ１）”（０＋１、・
・・、１）の時、出力端子Ｏ□か最大値５ｖになるよう
に、ディジタル入力信号に対しして出力電圧Ｖ。１か、
４５■〜５ｖまで線形的なアナログ量に変化する。上記
のような動作を行なうため、抵抗５０は４．７５ Ｖに
バイアスできる抵抗値Ｒ５ｏを有する。
の時、つまり（ａｌｏ ＋ ”ｇ ＋ ”’ ｒ ａＩ
） ”” （０＋０、・・、０）＝（１，１，−，１）
の時、出力端子０１の電圧を４．７５ Ｖにバイアスす
る。また、（ａ、。、Ｒ９゜・・＋ ”１）”（１＋０
＋・＝ ｒ Ｏ）の時、出力端子０１か最小値４．５
Ｖに、（ＪＯ＋ ａｇ ＋・・＋ａ１）”（０＋１、・
・・、１）の時、出力端子Ｏ□か最大値５ｖになるよう
に、ディジタル入力信号に対しして出力電圧Ｖ。１か、
４５■〜５ｖまで線形的なアナログ量に変化する。上記
のような動作を行なうため、抵抗５０は４．７５ Ｖに
バイアスできる抵抗値Ｒ５ｏを有する。
Ｄ−ｎ−ＭＯ８Ｔ は定電流源として飽和領域！１
〜２０ で動作し、Ｄ−ｎ−ＭＯ８Ｔ−はＤ −ｎ −ＭＯ８Ｔ
ｉ＋ｔ （ｉ＝１〜１９）に対して上記（２）式の条件
を満足するように、トランジスタの幾何学比Ｗ（チャネ
ル幅）／Ｌ（チャネル長）を考慮しなければならない。
〜２０ で動作し、Ｄ−ｎ−ＭＯ８Ｔ−はＤ −ｎ −ＭＯ８Ｔ
ｉ＋ｔ （ｉ＝１〜１９）に対して上記（２）式の条件
を満足するように、トランジスタの幾何学比Ｗ（チャネ
ル幅）／Ｌ（チャネル長）を考慮しなければならない。
通常、Ｄ −ｎ −ＭＯ８Ｔｉ＋ｘのチャネル＠ ｗｉ
＋１は、Ｄ−ｎ−ＭＯ８Ｔ・のチャネル幅Ｗ、の２倍程
度の大皿 きさである。Ｅ−ｎ−ＭＯ８Ｔ１〜１ｏはディジタル人
力信号ａ１０”ａＩによって、定電流源Ｄ−ｎ−ＭＯ８
′ｆ１１〜２ｏを選択するスイッチ回路さして働き、ま
たＤ−ｎ−ＭＯ８Ｔ、□〜２ｏか飽和領域で動作させる
ために、Ｄ −ｎ −ＭＯＳ Ｔ１．〜２ｏのソース・
ドレイン電圧■ＤｓかＤ −ｎ −ＭＯ８Ｔ、１〜２ｏ
のピンチオフ電圧■２に対して、 ■Ｄ８〉ＶＰ、■Ｄ８−委β（−ＶＰ）２− ＋４１
の条件が満足されるように、Ｆ、−ｎ −ＭＯ８’１’
、〜１゜のチャネル幅Ｗを十分に大きくしなければなら
なＧｌｏまた、通常Ｅ−ｎ −Ｍ ＯＳ Ｔｋ＋、めチ
ャネル幅Ｗｋ＋１は、Ｅ−ｎ −ＭＯＳ Ｔｋのチャネ
ル幅Ｗｋ（ｋ＝１〜９）の２倍程度の大きさである。
＋１は、Ｄ−ｎ−ＭＯ８Ｔ・のチャネル幅Ｗ、の２倍程
度の大皿 きさである。Ｅ−ｎ−ＭＯ８Ｔ１〜１ｏはディジタル人
力信号ａ１０”ａＩによって、定電流源Ｄ−ｎ−ＭＯ８
′ｆ１１〜２ｏを選択するスイッチ回路さして働き、ま
たＤ−ｎ−ＭＯ８Ｔ、□〜２ｏか飽和領域で動作させる
ために、Ｄ −ｎ −ＭＯＳ Ｔ１．〜２ｏのソース・
ドレイン電圧■ＤｓかＤ −ｎ −ＭＯ８Ｔ、１〜２ｏ
のピンチオフ電圧■２に対して、 ■Ｄ８〉ＶＰ、■Ｄ８−委β（−ＶＰ）２− ＋４１
の条件が満足されるように、Ｆ、−ｎ −ＭＯ８’１’
、〜１゜のチャネル幅Ｗを十分に大きくしなければなら
なＧｌｏまた、通常Ｅ−ｎ −Ｍ ＯＳ Ｔｋ＋、めチ
ャネル幅Ｗｋ＋１は、Ｅ−ｎ −ＭＯＳ Ｔｋのチャネ
ル幅Ｗｋ（ｋ＝１〜９）の２倍程度の大きさである。
したかって、上記のように構成された従来のＤ／Ａコン
バータ回路では、ディジタル入力信号ａｉのビット数が
増加するにつれて、すなわちより高精度になるにしたが
い、Ｄ／Ａコンバータ回路のパターン面積は増大すると
いう欠点があった。
バータ回路では、ディジタル入力信号ａｉのビット数が
増加するにつれて、すなわちより高精度になるにしたが
い、Ｄ／Ａコンバータ回路のパターン面積は増大すると
いう欠点があった。
本発明は上記のような従来の札のの欠点を除去するため
になされたもので、第１電源に一端が接続された抵抗の
他方端を出力端子となし、該出力端子にｎ個（ｎ：整数
）の絶縁ゲート電界効果トランジスタのドレイン電極を
接続し、前記ｎ個の絶縁ゲート電界効果トランジスタの
ソース電極は第２を源に接続し、ゲート電極は出力電圧
レベルシフト回路の出力端子に接続し、ｎビットのディ
ジタル入力を前記出力電圧レベルシフト回路の入力端子
に入力することにより構成され、この出力電圧レベルシ
フト回路をして、前記絶縁ケート％界効果トランジスタ
を定電流源として動作させることにより、前記ｎビット
のディジタル入力に対するアナログ電圧を得ることかで
きるようにしてなる構成を有し、従来のこの種のＤ／Ａ
コンバータ回路に比べて、パターン面積を約１／２程度
以下に縮小させてなるＤ／Ａコンバータ回路を提供する
ことを目的としている。
になされたもので、第１電源に一端が接続された抵抗の
他方端を出力端子となし、該出力端子にｎ個（ｎ：整数
）の絶縁ゲート電界効果トランジスタのドレイン電極を
接続し、前記ｎ個の絶縁ゲート電界効果トランジスタの
ソース電極は第２を源に接続し、ゲート電極は出力電圧
レベルシフト回路の出力端子に接続し、ｎビットのディ
ジタル入力を前記出力電圧レベルシフト回路の入力端子
に入力することにより構成され、この出力電圧レベルシ
フト回路をして、前記絶縁ケート％界効果トランジスタ
を定電流源として動作させることにより、前記ｎビット
のディジタル入力に対するアナログ電圧を得ることかで
きるようにしてなる構成を有し、従来のこの種のＤ／Ａ
コンバータ回路に比べて、パターン面積を約１／２程度
以下に縮小させてなるＤ／Ａコンバータ回路を提供する
ことを目的としている。
以下、本発明の一実施例を図について説明する。
第３図は本発明の一実施例であるＤ／Ａコンバーク回路
を示す回路構成図である。この回路は、１０ビツトのデ
ィジタル入力を有し、Ｅ−ｎ−ＭＯ８Ｔを使用したＤ／
Ａコンバータ回路を示している。
を示す回路構成図である。この回路は、１０ビツトのデ
ィジタル入力を有し、Ｅ−ｎ−ＭＯ８Ｔを使用したＤ／
Ａコンバータ回路を示している。
第３図において、Ｅ−ｎ−ＭＯ８Ｔ３□〜４ｏの各ドレ
イン電極は出力端子０２に接続され、各ソース電極は第
２峨源をなすＶＳ２（ＯＮＤ ）に接地され、各ケート
電極は出力電圧レベルシフト回路７ｏの出力端子０１〜
Ｃ１ｏに各々接続されている。上記出力′電圧レベルシ
フト回路７０の入力端子ｂ１〜ｂ１０にはディジタル入
力ａ１ｏ、ａ９〜ａ１か各々入力される。
イン電極は出力端子０２に接続され、各ソース電極は第
２峨源をなすＶＳ２（ＯＮＤ ）に接地され、各ケート
電極は出力電圧レベルシフト回路７ｏの出力端子０１〜
Ｃ１ｏに各々接続されている。上記出力′電圧レベルシ
フト回路７０の入力端子ｂ１〜ｂ１０にはディジタル入
力ａ１ｏ、ａ９〜ａ１か各々入力される。
また、バイヤス抵抗６０は第１ｆｉ源をなす電源ｖＤＤ
の一方に、他方か出力端子０２に各々接続されている。
の一方に、他方か出力端子０２に各々接続されている。
次に、上記第３図に示す本発明の一実施例であるＩ）／
Ａコンバータ回路の動作につき説明する。
Ａコンバータ回路の動作につき説明する。
上記したＤ／Ａコンバータ回路では、第２図に示すよう
にディジタル入力ａ１０ ’〜ａ１に対応して、出力端
子０２の電圧Ｖ。２か４．５Ｖ〜５Ｖまで線形的にアナ
ログ量に変化される。ここで、抵抗６゜はディジタル入
力がディジタルｉｌＯの時、電圧Ｖ。２を４．７５ Ｖ
にバイアスできる抵抗値に選定する。Ｅ−ｎ−ＭＯ８Ｔ
３１〜４ｏは定電流源として飽和領域で動作し、Ｅｎ
Ｍ ０８ Ｔ ｔは上記（２）式の条件を満足するよ
うに、従来例と同様にトランジスタの幾何学的比を考慮
しである。
にディジタル入力ａ１０ ’〜ａ１に対応して、出力端
子０２の電圧Ｖ。２か４．５Ｖ〜５Ｖまで線形的にアナ
ログ量に変化される。ここで、抵抗６゜はディジタル入
力がディジタルｉｌＯの時、電圧Ｖ。２を４．７５ Ｖ
にバイアスできる抵抗値に選定する。Ｅ−ｎ−ＭＯ８Ｔ
３１〜４ｏは定電流源として飽和領域で動作し、Ｅｎ
Ｍ ０８ Ｔ ｔは上記（２）式の条件を満足するよ
うに、従来例と同様にトランジスタの幾何学的比を考慮
しである。
出力電圧レベルシフト回路７ｏは、ディジタル人力ａ１
０”ａｌによって定電流源のＥ −ｎ −Ｍ ＯＳ ’
、［’３．−４６を選択する時、Ｅ −ｎ −ＭＯＳ
Ｔ３、−４８のゲート電圧■Ｇｓを制御するためのもの
である。Ｅ−ｎ−ＭＯ８Ｔ３、〜，０を飽和領域で動作
させるためには、ＭＯ８−■ｔｔｔｌ ＜ ｖＤＳ Ｔ
ＩＤａ ＝ ２β（”ａｓ −Ｖｔｈｔ ）２−（５
Ｊを満足しなければならない。ただし、ＶＤ８はＢ−ｎ
−ＭＯＳ ’１’３１．４０ （’） ト’ Ｌ／
イア ・７−ス電圧、ｖｔｈｌはしきい値である。
０”ａｌによって定電流源のＥ −ｎ −Ｍ ＯＳ ’
、［’３．−４６を選択する時、Ｅ −ｎ −ＭＯＳ
Ｔ３、−４８のゲート電圧■Ｇｓを制御するためのもの
である。Ｅ−ｎ−ＭＯ８Ｔ３、〜，０を飽和領域で動作
させるためには、ＭＯ８−■ｔｔｔｌ ＜ ｖＤＳ Ｔ
ＩＤａ ＝ ２β（”ａｓ −Ｖｔｈｔ ）２−（５
Ｊを満足しなければならない。ただし、ＶＤ８はＢ−ｎ
−ＭＯＳ ’１’３１．４０ （’） ト’ Ｌ／
イア ・７−ス電圧、ｖｔｈｌはしきい値である。
出力電圧レベルシフト回路７ｏによって上記（５）式を
満足するゲート電圧■。８を与えるため、１ビット分の
出力電圧レベルシフト回路７０を備えるＤ／Ａコンバー
タ回路の具体的な回路構成図を、第４図及び第５図に示
す。
満足するゲート電圧■。８を与えるため、１ビット分の
出力電圧レベルシフト回路７０を備えるＤ／Ａコンバー
タ回路の具体的な回路構成図を、第４図及び第５図に示
す。
第１の具体例である第４図において、出力電圧レベルシ
フト回路７０は定電流源と同一チヤ不ルのＥ−ｎ−ＭＯ
８Ｔで構成され、Ｅ −ｎ −ＭＯＳ Ｔ８ｏはドレイ
ン電極にディジタル入力ａｉを入力させ、ソース電極は
定電流源のＥ−ｎ−ＭＯ８Ｔからなる９０のゲート電極
に接続され、ゲート電極は電源■ＤＤに接続されたトラ
ンスファーゲートで通常導通状態にある。Ｅ−ｎ−ＭＯ
８Ｔ８ｏのしきい値ｖｔｈ２とバンクゲート効果を利用
すると、 ■ｃｓ −ｖａｉ −（■ｔｈ＋＋Δ■ｔｈ２）−■Ｄ
Ｄ−（■１ｈ２＋Δ■ｔｈｚΔ■１ｈ二ｋ（、層ｑ貢Ｖ
、、ｌ −ｉ）となり、ゲート電圧■Ｇ８の電圧を降
下させて上記（５）式の条件を満足させることかできる
。たたし、ｖａｉはディジタル入力信号の入力電圧、Ｖ
ｔｈｚはＥ−ｎ −ＭＯＳ ’１”８ｏのしきい値、”
ｔｈはバック効果によるしきい値の変動分、ｋは基板定
数、φ、はフェルミ準位’ｈ ■ＢＧはバックゲート電
圧である。ここで、Ｅ−ｎ −ＭＯ８Ｔ８ｏのチャネル
幅Ｗは十分に小さいものか使用できる。
フト回路７０は定電流源と同一チヤ不ルのＥ−ｎ−ＭＯ
８Ｔで構成され、Ｅ −ｎ −ＭＯＳ Ｔ８ｏはドレイ
ン電極にディジタル入力ａｉを入力させ、ソース電極は
定電流源のＥ−ｎ−ＭＯ８Ｔからなる９０のゲート電極
に接続され、ゲート電極は電源■ＤＤに接続されたトラ
ンスファーゲートで通常導通状態にある。Ｅ−ｎ−ＭＯ
８Ｔ８ｏのしきい値ｖｔｈ２とバンクゲート効果を利用
すると、 ■ｃｓ −ｖａｉ −（■ｔｈ＋＋Δ■ｔｈ２）−■Ｄ
Ｄ−（■１ｈ２＋Δ■ｔｈｚΔ■１ｈ二ｋ（、層ｑ貢Ｖ
、、ｌ −ｉ）となり、ゲート電圧■Ｇ８の電圧を降
下させて上記（５）式の条件を満足させることかできる
。たたし、ｖａｉはディジタル入力信号の入力電圧、Ｖ
ｔｈｚはＥ−ｎ −ＭＯＳ ’１”８ｏのしきい値、”
ｔｈはバック効果によるしきい値の変動分、ｋは基板定
数、φ、はフェルミ準位’ｈ ■ＢＧはバックゲート電
圧である。ここで、Ｅ−ｎ −ＭＯ８Ｔ８ｏのチャネル
幅Ｗは十分に小さいものか使用できる。
第２の具体例である第５図において、８１はソース電極
が電源ＶＤＤに、ゲート電極か入力端子す。
が電源ＶＤＤに、ゲート電極か入力端子す。
に、ドレイン′電極が出力端子ｆ１に各々接続されたＥ
−ｐチャネル形ＭＯ８Ｔ （以下、Ｅ−ｐ−Ｍ０８Ｔと
いう）、８２はソース１［極かＶ８８（ＧＮＤ）に、ゲ
ート電極が入力端子ｂｉに、ドレイン電極か出力端子ｆ
１に各々接続されたＥ−ｎ−ＭＯ８ｉ”、８３はソース
電極か接続点へ２に、ゲー１− ’４極か出力端子ｆ１
に、ドレイン電極か出力端子ｆ２に各々接続されたＥ−
ｐ−ＭＯ８Ｔ、８４はソース電極か”５ｓ（ＧＮＤ）に
、ゲート電極か出力端子ｆ１に、ドレイン電極が出力端
子ｆ２に各々接続されたＥ−ｎ−ＭＯ８Ｔ、上記８１と
８２．８３と８４は各々対をなしてＣ−ＭＯＳインバー
タを形成しており、出力端子ｆ２は出力端子Ｃｉに接続
されている。８５は電圧ｖＤＤと接続点Ｒ１□とに両端
か接続された抵抗、８６は接続点）（、□とｖ８ｓ（Ｇ
ＮＤ）とに両端か接続された抵抗、各抵抗８５．８６の
抵抗分割で接続点Ｒ１□に第３の電位ＶＲ１□を発生さ
せ、上記８３と８４から成るＣ−ＭＯＳインバータにＨ
Ｌ／ベルノ電位を供給する。また、入力端子す、にディ
ジタル人力ａｉか入力され、出力端子Ｃｉか定電流源の
Ｅ−ｎ−ＭＯ８Ｔからなる９１０ゲート電極に接続゛さ
れている。
−ｐチャネル形ＭＯ８Ｔ （以下、Ｅ−ｐ−Ｍ０８Ｔと
いう）、８２はソース１［極かＶ８８（ＧＮＤ）に、ゲ
ート電極が入力端子ｂｉに、ドレイン電極か出力端子ｆ
１に各々接続されたＥ−ｎ−ＭＯ８ｉ”、８３はソース
電極か接続点へ２に、ゲー１− ’４極か出力端子ｆ１
に、ドレイン電極か出力端子ｆ２に各々接続されたＥ−
ｐ−ＭＯ８Ｔ、８４はソース電極か”５ｓ（ＧＮＤ）に
、ゲート電極か出力端子ｆ１に、ドレイン電極が出力端
子ｆ２に各々接続されたＥ−ｎ−ＭＯ８Ｔ、上記８１と
８２．８３と８４は各々対をなしてＣ−ＭＯＳインバー
タを形成しており、出力端子ｆ２は出力端子Ｃｉに接続
されている。８５は電圧ｖＤＤと接続点Ｒ１□とに両端
か接続された抵抗、８６は接続点）（、□とｖ８ｓ（Ｇ
ＮＤ）とに両端か接続された抵抗、各抵抗８５．８６の
抵抗分割で接続点Ｒ１□に第３の電位ＶＲ１□を発生さ
せ、上記８３と８４から成るＣ−ＭＯＳインバータにＨ
Ｌ／ベルノ電位を供給する。また、入力端子す、にディ
ジタル人力ａｉか入力され、出力端子Ｃｉか定電流源の
Ｅ−ｎ−ＭＯ８Ｔからなる９１０ゲート電極に接続゛さ
れている。
第５図に示される上記のようにして構成された出力電圧
レベルシフト回路では、各抵抗８５゜８６の抵抗分割に
よって第３の電位ＶＲ１□を発生させることにより、出
力端子Ｃｉの電圧Ｖ。ｉか上記（５）式を満足するよう
なゲート電圧Ｖ。８を、定電流源のＥ−ｎ−ＭＯ８Ｔか
らなる９１に供給できる０ここで、Ｅ−ＭＯＳ Ｔのチ
ャネル幅Ｗは十分に小さいものか使用できる。
レベルシフト回路では、各抵抗８５゜８６の抵抗分割に
よって第３の電位ＶＲ１□を発生させることにより、出
力端子Ｃｉの電圧Ｖ。ｉか上記（５）式を満足するよう
なゲート電圧Ｖ。８を、定電流源のＥ−ｎ−ＭＯ８Ｔか
らなる９１に供給できる０ここで、Ｅ−ＭＯＳ Ｔのチ
ャネル幅Ｗは十分に小さいものか使用できる。
以上説明したように、本発明の一実施例である１）／Ａ
コンバータ回路は、従来のこの棟のものに比べてデプレ
ショントランジスタの面積分だけ小さくでき、ディジタ
ル人力ａｉのビット数か増加ぺしても、パターン面積を
従来例のものに比べて約１／２以下程度で構成できる。
コンバータ回路は、従来のこの棟のものに比べてデプレ
ショントランジスタの面積分だけ小さくでき、ディジタ
ル人力ａｉのビット数か増加ぺしても、パターン面積を
従来例のものに比べて約１／２以下程度で構成できる。
なお、上記実施例ではｎ−ＭＯ８Ｔを使用して説明した
が、ｐ−ＭＯＳ Ｔについても同様に適用でき、またバ
イヤス抵抗や第３の電位発生回路は受動素子だけでなく
、トランジスタの能動素子で構成することも可能である
。
が、ｐ−ＭＯＳ Ｔについても同様に適用でき、またバ
イヤス抵抗や第３の電位発生回路は受動素子だけでなく
、トランジスタの能動素子で構成することも可能である
。
さらに、上記実施例ではアナログ電圧の変動電圧の範囲
を４．５ｖ〜５Ｖに設定して説明したが、特にこの範、
囲に特定する意図は無い。ところで、上記変動電圧ΔＶ
か大きくなるにつれて、アナログ電圧の線形性か損なわ
れたり、また飽和領域で動作させるため、出力電圧レベ
ルの電圧か低くなるほど、又はＩＶＰｌか小さくなるほ
ど定電流源のチャネル幅Ｗが犬となり、パターン面積の
増大を招くため、変動′電圧Δ■を４５〜５Ｖに設定し
たものである。
を４．５ｖ〜５Ｖに設定して説明したが、特にこの範、
囲に特定する意図は無い。ところで、上記変動電圧ΔＶ
か大きくなるにつれて、アナログ電圧の線形性か損なわ
れたり、また飽和領域で動作させるため、出力電圧レベ
ルの電圧か低くなるほど、又はＩＶＰｌか小さくなるほ
ど定電流源のチャネル幅Ｗが犬となり、パターン面積の
増大を招くため、変動′電圧Δ■を４５〜５Ｖに設定し
たものである。
以上のように、本発明に係るディジタル−アナログ変換
器によれば、絶縁ゲーｔ−’１界効果トランジスタを定
電流源として用いたＤ／Ａコンバータ回路において、前
記絶縁ゲート電界効果トランジスタのゲート軍、極を出
力電圧レベルシフト回路の出力端子に接続し、 １１ビ
ツトのディジタル入力を前記出力′電圧レベルシフト回
路の入力端子に入力することにより、この出力電圧レベ
ルシフト回路をして、前記絶縁ゲート電界効果トランジ
スタを定電流源として動作させることにより、前記ｎビ
、ットのディジタル入力に対するアナログ回圧を得るこ
とかできるように構成したので、従来のこの種の１）／
Ａコンバータ回路に比べてパターン面積を約１／２以下
程度の大きさに構成でき、極めて高精度のＤ／Ａコンバ
ータ回路が得られるという優れた効果を奏するものであ
る。
器によれば、絶縁ゲーｔ−’１界効果トランジスタを定
電流源として用いたＤ／Ａコンバータ回路において、前
記絶縁ゲート電界効果トランジスタのゲート軍、極を出
力電圧レベルシフト回路の出力端子に接続し、 １１ビ
ツトのディジタル入力を前記出力′電圧レベルシフト回
路の入力端子に入力することにより、この出力電圧レベ
ルシフト回路をして、前記絶縁ゲート電界効果トランジ
スタを定電流源として動作させることにより、前記ｎビ
、ットのディジタル入力に対するアナログ回圧を得るこ
とかできるように構成したので、従来のこの種の１）／
Ａコンバータ回路に比べてパターン面積を約１／２以下
程度の大きさに構成でき、極めて高精度のＤ／Ａコンバ
ータ回路が得られるという優れた効果を奏するものであ
る。
第１図は従来のＩ）／Ａコンバータ回路を示す回路構成
図、第２図は第１図に示すＪ）／Ａコンバータ１戸」路
の動作を税、明する図、第３図は本発明の一実施例であ
るＤ／Ａコンバータ回路を示す回路構成図、第４図及び
第５図は本発明の具体的な回路構成図を示す２つの実施
例の回路図である。 １〜１０．３１〜４０，８０．８２，８４゜“ ９０．
９１・・・・・エンノＡンスメント型ｎ 形Ｐ、 Ｒケ
ート１１’効果トランジスタ（Ｅ−ｎ−ＭＯ８Ｔ）、１
１〜２０・・・・・・・−・デプレション型ｎ形絶縁ゲ
ート電界効果トランジスタ（Ｄ−ｎ −、ｈＩｏｓ Ｔ
）、５０，６０゜８５．８６・・・・・・・・・抵抗
、７０・・・・・・・・・出力電圧レベルシフ１回Ｋ、
１３１．８３・・・・・・・・・エン／Ｘンスメント型
ｐ形絶縁ゲート電界効果トランジスタ（Ｅ−ｐ−ＭＯ８
Ｔ）。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 葛 野 信 − 第１図 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−１１４２６３号２
、 ’Ｒ明（７）名称 ディジタル−アナログ
変換器３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代口］区丸の内皿丁目２番３
号５、補正の対象 明細書の発明の詳細な説明の欄、図
面。 ６ 補正の内容 ｆｉ＋ 明細書第３頁第１行目の「の電圧は５ＶＪを
、「は高電位」と補正する。 （３） 明細書第４頁第１１行目の［４，７５Ｖ Ｊ
をを「Ｖｌ」と、同頁第５行目の「５■」を「■Ｄｕ」
と、同頁筒１６行目の「４５■〜５■」を、［ｖＩ〜Ｖ
ＤＤ Ｊと、同頁第５行目のＪ４．７５ＶＪを、（４）
明細書第８頁第２行目の［４５Ｖ〜５ＶＪを、「ｖ重〜
■ＤＤ」と、同頁第５行目のｒ ４．７５ Ｖ 」（５
）明細書第９頁第１９行目のｒ■ｔｂＪを、「Δ■ｔｈ
２」と補正する。 （６）明細書第１２頁第４行目の「バイヤス」を、「バ
イアス」と補正する。 （力 明細書第１２頁第４〜１６行目の「さらに、・
ものである。」を削除する。 （８）添付図面第２図を別紙の通りに補正する。 第２図 →１
図、第２図は第１図に示すＪ）／Ａコンバータ１戸」路
の動作を税、明する図、第３図は本発明の一実施例であ
るＤ／Ａコンバータ回路を示す回路構成図、第４図及び
第５図は本発明の具体的な回路構成図を示す２つの実施
例の回路図である。 １〜１０．３１〜４０，８０．８２，８４゜“ ９０．
９１・・・・・エンノＡンスメント型ｎ 形Ｐ、 Ｒケ
ート１１’効果トランジスタ（Ｅ−ｎ−ＭＯ８Ｔ）、１
１〜２０・・・・・・・−・デプレション型ｎ形絶縁ゲ
ート電界効果トランジスタ（Ｄ−ｎ −、ｈＩｏｓ Ｔ
）、５０，６０゜８５．８６・・・・・・・・・抵抗
、７０・・・・・・・・・出力電圧レベルシフ１回Ｋ、
１３１．８３・・・・・・・・・エン／Ｘンスメント型
ｐ形絶縁ゲート電界効果トランジスタ（Ｅ−ｐ−ＭＯ８
Ｔ）。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 葛 野 信 − 第１図 第３図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−１１４２６３号２
、 ’Ｒ明（７）名称 ディジタル−アナログ
変換器３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代口］区丸の内皿丁目２番３
号５、補正の対象 明細書の発明の詳細な説明の欄、図
面。 ６ 補正の内容 ｆｉ＋ 明細書第３頁第１行目の「の電圧は５ＶＪを
、「は高電位」と補正する。 （３） 明細書第４頁第１１行目の［４，７５Ｖ Ｊ
をを「Ｖｌ」と、同頁第５行目の「５■」を「■Ｄｕ」
と、同頁筒１６行目の「４５■〜５■」を、［ｖＩ〜Ｖ
ＤＤ Ｊと、同頁第５行目のＪ４．７５ＶＪを、（４）
明細書第８頁第２行目の［４５Ｖ〜５ＶＪを、「ｖ重〜
■ＤＤ」と、同頁第５行目のｒ ４．７５ Ｖ 」（５
）明細書第９頁第１９行目のｒ■ｔｂＪを、「Δ■ｔｈ
２」と補正する。 （６）明細書第１２頁第４行目の「バイヤス」を、「バ
イアス」と補正する。 （力 明細書第１２頁第４〜１６行目の「さらに、・
ものである。」を削除する。 （８）添付図面第２図を別紙の通りに補正する。 第２図 →１
Claims (1)
- 第１電源に一端か接続された抵抗の他方端を出力端子と
なし、該出力端子にｎ個（ｎ：整数）の絶縁ゲート電界
効果トランジスタのドレイン電極を接続し、前記ｎ個の
絶縁ゲート電界効果トランジスタのソース電極は第２￥
ＩＬ源に接続し、ゲート電極は出力電圧レベルシフト回
路の出力端子に接続し、ｎビットのディジタル入力を前
記出力電圧レベルシフト回路の入力端子に入力すること
により構成され、該出力電圧レベルシフト回路をして、
前記絶縁ゲート電界効果トランジスタを定電流源として
動作させることにより、前記ｎビットのディジタル入力
に対するアナログ電圧を得ることができるようにしたこ
とを特徴とするディジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11426382A JPS594227A (ja) | 1982-06-29 | 1982-06-29 | デイジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11426382A JPS594227A (ja) | 1982-06-29 | 1982-06-29 | デイジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594227A true JPS594227A (ja) | 1984-01-11 |
Family
ID=14633413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11426382A Pending JPS594227A (ja) | 1982-06-29 | 1982-06-29 | デイジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161527A (ja) * | 1984-08-27 | 1986-03-29 | アールシーエー トムソン ライセンシング コーポレイシヨン | デジタル信号処理装置 |
-
1982
- 1982-06-29 JP JP11426382A patent/JPS594227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161527A (ja) * | 1984-08-27 | 1986-03-29 | アールシーエー トムソン ライセンシング コーポレイシヨン | デジタル信号処理装置 |
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