JPS5942397B2 - メモリ・システム - Google Patents

Description

【発明の詳細な説明】 本発明はデータの保時のために所定の時間間隔でリフレ
ッシュする必要のあるコンピュータ・メモリ・システム
に関し、更に具体的にいうと、ＣＣＤメモリを用いたペ
ージング記憶メモリ・システムに関する。

最近はコンピュータ・メモリとしてＣＣＤを利用できる
ようになつている。

基本のＣＣＤメモリは、クロック信号の制御の下に１つ
の記憶位置から次の記憶位置へ記憶電荷を通すことがで
きるように一続きの容量性メモリ素子として構成された
シフトレジスタである。メモリ素子は基本的に容量性の
性質を有し漏洩を与えるから、記憶データが失われない
ように所定の時間間隔で記憶データを再循環又はリフレ
ッシュする必要がある。また最近は１つの半導体チップ
に複数のＣＣＤシフトレジスタを設けることができるよ
うになつている。種々の構成が提案されているが、ライ
ン・アドレス可能なランダム・アクセス・メモリ（ＬＡ
ＲＡＭ）構造が最も可能性のある構成と見られる。この
ような装置の例は米国特許第４０２４５１２号に述べら
れている。

この米国特許のＬＡＲＡＭ構造は夫々共通の出力バス及
び共通の入力バスに結合された複数の並列なシフトレジ
スタを含む。シフトレジスタのうちの所定の１つを選択
又は付勢するため別々のアドレス付勢線又はアドレス選
択線が設けられる。データを選択されたシフトレジスタ
に読込むときは対応するアドレス線が付勢され、そして
データはクロック信号及び内部制御論理の制御の下に入
力バッファを介して入力バスに読込まれる。データを読
取るときは対応するアドレス線が再び付勢され、クロッ
ク信号が印加される。選択されたシフトレジスタからの
データは出力バスに読取られ、電荷感知増幅器、出力バ
ッファを介してデータ出力線に与えられる。同様に、特
定のシフトレジスタをリフレッシュする場合は対応する
アドレス線が付勢され、クロツク信号が印加され、出力
バスに読取られたデータは電荷感知増幅器、再生ループ
、制御論理、入カバツフアを介して入力バスに与えられ
、再び同じシフトレジスタに戻される。シフトレジスタ
・ループには１つの電荷感知増幅器しか設けられないか
ら、各シフトレジスタは残りのシフトレジスタとは別々
に且つ違つた時間間隔でリフレツシユされる必要がある
。また、同じＬＡＲＡＭチツプ内のあるシフトレジスタ
がリフレツシユされている間は別のシフトレジスタから
データを読取ることができない。中規模及び大規模のコ
ンピユータ・システムでは、ＣＣＤメモリは低速度で低
価格のデイスク・メモリと高速度で高価格のランダム・
アクセス・メモリとのギヤツプを埋めるための構成とし
て種種提案されている。

しかしＣＣＤメモリはリフレツシユの問題のためこれま
でその可能性を十分に果していなかつた。即ち、ＣＣＤ
をリフレツシユするにはかなりの時間がかかり、これら
のリフレツシユ時間はＣＣＤメモリからデータを読取る
のに要する時間に加わつて、メモリ読取り動作時間をか
なり増大させる問題がある。ＣＣＤメモリを有利に使用
できる１つのメモリ・システムはページング記憶型のメ
モリである。

このメモリ構成の場合は並列動作する複数のメモリ記憶
ユニツトが設けられ、夫々の記憶ユニツトは共通のデー
タ・バス、アドレス・バス及び制御バスを介してコント
ローラに接続される。各メモリ記憶ユニツトは夫々１つ
以上のヂータ・プロツクを記憶する複数のメモリーアレ
イ−ユニツトを含む。１つのメモリ記憶ユニツト内の全
メモリ・アレイ・ユニツトのため、アレイ・タイミング
回路を含むインタフエイス論理回路及びリフレツシユ制
御回路が設けられる。

データはメモリ記憶ユニツトから常に一時に１プロツク
ずつ読取られる。典型的には１データ・プロツクは４０
９６（４Ｋ）バイト（９ビツト／バイト）である。各メ
モリ記憶ユニツト内では、インタフエイス論理回路、ア
レイ・タイミング回路及びリフレツシユ制御回路はデー
タが種々のメモリ・アレイ・ユニツト間でどのように記
憶されるかを決めると共に、その読取り動作を制御し、
またメモリ・アレイ・ユニツトのリフレツシユ動作を制
御する。

各メモリ・アレイ・ユニツトは夫々データの一部を含む
複数のシフトレジスタ素子を含む。データ・プロツクは
１つのメモリ・アレイ・ユニツトの任意の位置で始まつ
て１つ以上の他のメモリ・アレイ・ユニツトまで続くこ
とができる。本発明の目的は個々のメモリ・アレイ・ユ
ニツトのシフトレジスタに記憶されたデータのリフレツ
シユ動作によつて読取り時間が長くならないようにした
、特にページング記憶メモリで用いるのに適したＬＡＲ
ＡＭメモリ構造を提供することである。

他の目的は現在するＬＡＲＡＭチツプ装置を使用でき且
つ読取り時間を大幅に節約できるページング記憶メモリ
構造を提供することである。

本発明によれば、メモリ記憶ユニツトは複数の順序づけ
られたメモリ・アレイ・ユニツトを含み、各メモリ・ア
レイ・ユニツトは夫々所定の期間内にリフレツシユを必
要とする複数の順序づけられたメモリ素子に複数のデー
タ・ビツトを記憶する。

メモリ記憶ユニツトは更に、各メモリ素子を所定の期間
内にリフレツシユするように所定の一定のシーケンスで
メモリ・アレイ・ユニツトをリフレツシユするための手
段、及びメモリ・アレイ・ユニツトのリフレツシユによ
つて読取り時間を増加させることなくメモリ・アレイ・
ユニツトの記憶データを読取るための手段を含む。読取
り手段は次にデータを読取られるべきメモリ・アレイ素
子が次の読取り期間にリフレツシユされるか否かを判定
するための手段、及びその判定結果に基いて読取りシー
ケンスを変更し、そのメモリ・アレイ素子がリフレツシ
ユされている間に、そのメモリ素子をスキツプして、別
のメモリ・アレイ素子からデータを読取るための手段を
含む。読取り手段は更に、前記別のメモリ・アレイ素子
からデータが読出された後に、前記スキツプされリフレ
ツシユされたメモリ・アレイ素子からデータを読取るた
めの手段を含む。各メモリ素子は少なくとも１つのシフ
トレジスタ、好ましくはＣＣＤシフトレジスタを含む。
メモリ・アレイ・ユニツトは夫々ＬＡＲＡＭユニツトで
ある。より詳細に説明すれば、本発明によるコンピュー
タ・メモリ・システムは夫々所定の期間内にリフレツシ
ユを必要とする複数の順序づけられたメモリ素子に複数
のデータ・ビツトを夫々記憶する複数の順序づけられた
メモリ・アレイ・ユニツト、所定の期間内に各メモリ素
子をリフレツシユするようにメモリ・アレイ・ユニツト
を所定の一定のシーケンスでリフレツシユするための手
段、夫々メモリ・アレイ素子を表わすアドレスを記憶す
るための手段、リフレツシユされるべきメモリ・アレイ
素子を夫々表わすデイジタル値シーケンスを発生するた
めの手段、前記アドレスとデイジタル値シーケンスの値
を比較し、両方の値が同じメモリ・アレイ素子を示すと
き能動状態になる制御信号を発生するための手段、及び
制御信号が非能動状態にあるとき所定の第１の順序で、
また制御信号が能動状態にあるとき所定の第２の順序で
アドレスを発生するための手段を含む。

制御信号が非能動状態にあるときアドレスはメモリ・ア
レイ素子の順序づけと対応する順序で発生される。しか
し制御信号が能動状態にあるときはアドレス・シーケン
スが再順序づけされる。この再順序づけにより、アドレ
スは別の期間に選択される予定だつたメモリ素子、即ち
前にリフレツシユされたメモリ素子から開始される。こ
れにより、リフレツシユを必要とするメモリ素子はその
リフレツシユ期間の前にデータを転送し、そしてもう１
つのメモリ素子がデータ転送のために選択される間にリ
フレツシユを完了することができる。例えば、最初のメ
モリ素子がリフレツシユされるときはこのメモリ素子は
最初スキツプされそのシーケンス期間の端にそのデータ
を転送する。各メモリ素子はＣＣＤレジスタのような少
なくとも１つのシフトレジスタを含むのが好ましい。各
メモリ・アレイ・ユニツトはリフレツシユを必要とする
ＬＡＲＡＭは他の種類のダイナミツク・ランダム・アク
セス・メモリである。更に本発明によるコンピユータ・
メモリ・システムは所定サイズのデータ・プロツクを同
時に記憶するための第１のメモリ、及び同じ所定サイズ
の複数のデータ・プロツクを同時に記憶するための第２
のメモリを含み、第２のメモリは夫々複数のメモリ・ア
レイ・ユニツトを有する複数のメモリ記憶ユニツトを有
し、各メモリ・アレイ・ユニツトは所定の期間内にリフ
レツシユを必要とする複数の記憶素子を有する。

本発明のコンピユータ・メモリ・システムは更に第２の
メモリから第１のメモリヘデータを転送するための手段
を含み、またメモリ・アレイ・ユニツトのリフレツシユ
動作によつて読取り時間を増加させることなくメモリ・
アレイ・ユニツトからデータを読取るための手段を含む
。これは読取りシーケンスを再順序づけすることによつ
て達成される。次に図面を参照して説明する。

第１図は本発明を有利に使用できるページ記憶構成のコ
ンピユータ・メモリ・システムを示している。このシス
テムにおいて、コントローラ１０はメモリ記憶ユニツト
１２，１４，１６からシステム・メイン・メモリ１１へ
のデイジタル・データ・プロツクの転送を制御する。図
示したようなページ記憶型のメモリ・システムでは、例
えば８Ｘ５１２バイトに配列された４０９６バイトのデ
ータ・ブロツクが１つ以上のメモリ記憶ユニツト１２〜
１６に記憶される。各データ・プロツクはメモリ記憶ユ
ニツトの１つにまとめて記憶でき、あるいは普通のよう
にデータ・プロツクの一部をある記憶ユニツトに、別の
部分を他の記憶ユニツトに分割して記憶することもでき
る。データがメモリ記憶ユニツト１２〜１６からメイン
・メモリ１１に転送されるべきときは、開始アドレスが
メイン・メモリ１１からアドレス・バスを介してコント
ローラ１０に転送される。

コントローラ１０はメモリ記憶ユニツト１２〜１６のア
ドレス方式と調和するように必要に応じてこのアドレス
を修正し、すべてのメモリ記憶ユニツトに接続された出
力アドレス・バスに正しいアドレスを出力する。読取り
動作を制御するため、適正なタイミング及び制御信号も
発生される。メモリ記憶ユニツトから読取られたデータ
はコントローラ１０、出力データバスを介してメイン・
メモリ１１に転送される。メイン・メモリ１１は例えば
コンピユータ・システム全体の主ランダム・アクセス・
メモリであつてもよく、あるいは第１図に示されるシス
テム部分とコンピユータ・システムの残りの部分又は他
のデータ利用手段との間のバツフアとして用いられるア
センブリ・メモリでもよい。メイン・メモリ１１はデー
タ・プロツク全体がその中に組立てられるまでは動作を
行なつたりあるいは更にデータを転送する必要がないか
ら、開始点から終了点まで直列に転送するような一定の
変更不可能なシーケンスでデータを転送する必要はない
。第２図は昭１図に示されるメモリ・システムの詳細図
である。

各メモリ記憶ユニツト１２〜１６には複数のメモリ・ア
レイ・ユニツト２２〜２６が配列されており、各メモリ
・アレイ・ユニツトはデータ・バスを介してコントロー
ラ１０から直接にデータを受取る。アドレス信号はイン
タフエイス論理回路２０を介してコントローラ１０から
メモリ・アレイ・ユニツト２２〜２６の種々のアドレス
入力に送られる。同様にコントローラ１０により発生さ
れる制御信号はインタフエイス論理回路２０の入力に供
給され、インタフエイス論理回路２０は夫々のメモリ・
アレイ・ユニツト２２〜２６の動作のためのタイミング
信号を発生する。インタフエイス論理回路２０内ではア
レイ・タイミング回路２０ａが外部のリフレツシユ制御
回路２８と協働し、メモリ・アレイ・ユニツト２２〜２
６へのデータの読込み及びそこからのデータの読取りの
ためのタイミング信号及びリフレツシユ動作のためのタ
イミング信号を発生する。この実施例において各メモリ
・アレイ・ユニツト２２〜２６は上記米国特許第４０２
４５１２号に述べられているようなＬＡＲＡＭである。

メモリ・アレイ・ユニツト２２〜２６はＬＡＲＡＭに配
列されたＣＣＤシフトレジスタで構成されているため、
データが失われないように個個のシフトレジスタの記憶
データを再循環させ、各メモリ・アレイ・ユニツトを所
定の時間間隔でリフレツシユする必要がある。

第３図はメモリ・アレイ・ユニツト２２〜２６の内部構
成を示している。

各メモリ・アレイ・ユニツトは夫々１つのシフトレジス
タよりなる複数のメモリ素子又はメモリ・セグメント３
０〜３４を含む。所要のリフレツシユ動作期間に、イン
タフエイス論理回路２０に接続された選択線１〜Ｎが順
次に付勢され、対応する選択線が付勢されたときメモリ
素子３０〜３４からデータが読取られる。

各メモリ素子３０〜３４からの出力データは感知増幅器
（図示せず）、フイードバツク・ループ（図示せず）を
介して対応するデータ入力に読取られる。この動作のた
めのクロツク信号はインタフエイス論理回路２０から、
各メモリ素子３０〜３４に接続されたタイミング・バス
に与えられる。第２図に戻るが、本発明によれば、メモ
リ記憶ユニツト１２に記憶された各データ・プロツクの
開始アドレスはメモリ素子３０〜３４のうちの１つのメ
モリ素子における開始アドレスと異なるアドレスで開始
するように設定され、従つて読取り動作期間には少なく
とも２つの別個のメモリ素子からデータを読取る必要が
ある。好ましくは、データ・プロツクの開始アドレスは
メモリ素子３０〜３４のうちの１つのメモリ素子に対す
るアドレスのほぼ中間点で開始するように設定される。
読取り動作期間には、コントローラ１０を介して読取ら
れるべき１つ以上のデータ・プロツクの開始アドレスが
コントローラ１０によつてインタフエイス論理回路２０
に与えられ、インタフエイス論理回路は到来するアドレ
スをメモリ・アレイ・ユニツト２２〜２６のための適正
なアドレスに変換する。リフレツシユ動作が必要でなけ
れば、データはインタフエイス論理回路２０によつて発
生されたアドレスから読取られ始め、そして所望量のデ
ータが送られてしまうまで、連続するメモリ素子につい
て順々に読取りが続けられる。しかし記憶データが失わ
れないようにするため、読取り動作期間中に１つ以上の
メモリ素子をリフレツシユしなければならない場合が生
じうる。

もし読取り動作が順番どおり進むべきならば、メモリ素
子のリフレツシユの間読取り動作を停止して待機する必
要がある。このように割込むリフレツシユ時間は総読取
り時間の中でかなりの割合を占めるため、このようなリ
フレツシユ時間を総読取り時間から完全に除去するのが
望ましい。本発明によれば、次にデータを読取られるべ
きメモリ素子が次の読取り期間にリフレツシユを必要と
するか否かが判定される。

もしリフレツシユ動作が必要であれば、選択シーケンス
はこのメモリ素子を別の期間にアドレスするように再順
序づけされる。データはメモリ記憶ユニツトからデータ
・プロツク全体で転送される必要があり、データがメイ
ン・メモリ１１に適正な順序で正しい位置に置かれる限
りは１つのデータ・プロツク内のデータがどのような順
序で転送されるかは問題でないので、再順序づけを行な
うことが可能である。これを行なうため、コントローラ
１０のアドレス発生回路は再循環２進カウンタによつて
構成され、そのスタート・カウントはオフセツト・アド
レス起動信号が能動状態のとき適正なメモリ素子と対応
するようにセツトされる。インタフエイス論理回路２０
は第５図に関して説明するように、次の読取り期間にリ
フレツシユが必要な場合これを検出する。

リフレツシユが必要なことが検出されたときは、オフセ
ツト・アドレス起動信号がインタフエイス論理回路２０
によつて発生され、コントローラ１０に与えられる。コ
ントローラ１０はこのとき、次の順番のアドレスを発生
する代わりに、再順序づけられたアドレス・シーケンス
を発生する。この再順序づけにより、別の期間に選択さ
れる予定であつたメモリ素子、即ち前にリフレツシユさ
れたメモリ素子からアドレスが開始される。これにより
、リフレツシユを必要とするメモリ素子はリフレツシユ
期間の前にデータを転送し、そして別のメモリ素子がデ
ータ転送のために選択される間にリフレツシユを完了す
ることが可能になる。例えば、最初のメモリ素子がリフ
レツシユされるときは、このメモリ素子は最初スキツプ
され、そのシーケンス期間の端にそれのデータを転送す
る。第５図は第２図のメモリ記憶ユニツトのインタフエ
イス論理回路２０の一部、アレイ・タイミング回路２０
ａ及び・リフレツシユ制御回路２８のプロツク図である
。

コントローラ１０からの到来アドレスはプロツク・アド
レス・レジスタ４０に記憶される。次にリフレツシユさ
れるべきメモリ素子に対応する、リフレツシユ制御回路
２８によつて発生されるアドレスはリフレツシユ・アド
レス・レジスタ４２に記憶される。リフレツシユ比較器
４４によつてレジスタ４０，４２の出力が比較される。
もし２つのデイジタル値が等しければ、これはリフレツ
シユされるべき次のメモリ素子のアドレスが次にデータ
を読取られるべきメモリ素子のアドレスと同じ場合に相
当し、このときリフレツシユ比較器４４の出力が能動状
態になつてオフセツト・アドレス起動信号を与える。コ
ントローラ１０はオフセツト・アドレス起動信号の状態
に応答して次の順番のメモリ素子又は選ばれた別のメモ
リ素子をアンロードするように出力アドレスを変更する
。その後オフセツト・アドレス起動信号は再び非能動状
態になる。インタフエイス論理回路２０の発振器０ＳＣ
出力を入力として受取るリフレツシユ制御回路２８のリ
フレツシユ・カウンタ５２はメモリ素子３０〜３４のリ
フレツシユ時間に対応する所定の時間間隔で出力パルス
を発生する。

リフレツシユ・カウンタ５２からの出力パルスはリフレ
ツシユ・ラツチ５４を能動状態にセツトし、そしてアレ
イ・タイミング回路２０ａを付勢する。リフレツシユ・
ラツチ５４の出力はリフレツシユ・カウンタをりセツト
する。アレイ・タイミング回路２０ａは、リフレツシユ
・ラツチ５４の出力に発生されるリフレツシユ・サイク
ル開始パルスの受信に応答して刻時を開始し、各メモリ
素子に必要なリフレツシユ時間に対応する期間の後その
出力にリフレツシユ・サイクル完了パルスを発生するタ
イマ回路である。

アレイ・タイミング回路２０ａからの出力パルスは１カ
ウントずつアドレス・ステツプ・カウンタ５６を進める
。このときアドレス・ステツプ・カウンタ５６の出力は
リフレツシユされているメモリ素子に対応する。選択及
びタイミング論理回路４６は各メモリ素子３０〜３４に
接続された選択線０−Ｎに付勢信号を発生する。

任意の時間ではこれらの選択線の１つしか一時に付勢さ
れない。この目的のため選択及びタイミング論理回路４
６は再循環シフトレジスタを含み、このレジスタ出力の
うちの１つだけが任意の時間に能動状態になるように構
成される。選択及びタイミング論理回路４６はリフレツ
シユ・カウンタ５２で用いられているのと同じ発振器入
力で進められる。オフセツト・アドレス起動信号が能動
状態のとき選択及びタイミング論理回路４６はりセツト
され、選択線０が付勢される。第４Ａ図〜第４Ｅ図は種
々のシステム・タイミングを示しており、第４Ａ図は本
発明が用いられなかつた場合のメモリ素子の総読取り時
間を表わしている。先ず、メモリ素子の１つをリフレツ
シユするためにリフレツシユ期間Ｔ。−ｔ１が必要であ
る。次に、１データ・プロツクの読取りのためにデータ
転送期間ｔ１−Ｔ２が必要である。リフレツシユ期間が
なければ、１データ・プロツクをアンロードするための
時間は第４Ｂ図に示されるようにＴ。−ＴＮである。本
発明を用いない場合に、もしプロツク転送期間にリフレ
ツシユが必要になるならば、第４Ｃ図に示されるように
リフレツシユ期間ｔ′０−ｔ′１の間一時的にプロツク
転送動作を停止する必要があり、総読取り時間がｔ′Ｎ
に増える。

第４Ｄ図は複数のメモリ素子間でのデータの分配を示し
ており、ＴＯ，ｔｌ，・・・・・・ＴＮはリフレツシユ
に出合わない場合の対応メモリ表子に対する読取り時間
を示している。

リフレツシユが行なわれる場合は、例えばＴ。に対応す
る選択期間にリフレツシユが必要であれば、読取りシー
ケンスは第４Ｅ図に示されるようになり、読取り動作は
ｔ１に対応するメモリで開始してＴＮまで順々に続けら
れ、そしてＴ。に戻る。ｔ１−ＴＮのリフレツシユでも
同様のシーケンスで読取り動作が行なわれる。

【図面の簡単な説明】

第１図は本発明を有利に使用できるコンピユータ・メモ
リ・システムの概略プロツク図、第２図は本発明による
コンピユータ・メモリ・システムのプロツク図、第３図
は第２図のコンピユータ・メモリ・システムで用いられ
るメモリ・アレイ・ユニツトのプロツク図、第４Ａ図〜
第４Ｅ図はタイミング図、第５図は第２図のインタフエ
イス論理回路の一部、アレイ・タイミング回路及びリフ
レツシユ制御回路のプロツク図である。 第２図において、１０・・・・・・コントローラ、２０
・・・・・・インタフエイス論理回路、２０ａ・・・・
・・アレイ・タイミング回路、２２〜２６・・・・・・
メモリ・アレイ・ユニツト、２８・・・・・・リフレツ
シユ制御回路、第３図において、２２・・・・・・メモ
リ・アレイ・ユニツト、３０〜３４・・・・・・メモリ
素子、第５図において、４０・・・・・・プロツク・ア
ドレス・レジスタ、４２・・・・・・リフレツシユ・ア
ドレス・レジスタ、４４・・・・・・リフレツシユ比較
器、５２・・・・・・リフレツシユ・カウンタ、２０ａ
・・・・・・アレイ・タイミング回路、５６・・・・・
・アドレス・ステツプ・カウンタ、４０・・・・・・選
択及びタイミング論理回路。

Claims (1)

【特許請求の範囲】
1. １ 所定の期間内にリフレッシュを必要とする複数のメ
   モリ素子を含むメモリ・アレイ・ユニットと、前記所定
   の期間内に所定の一定のシーケンスで前記メモリ素子を
   リフレッシュするための手段と、前記メモリ・アレイ・
   ユニットに記憶されたデータを、データの読み取り開始
   時点で設定され電気的制御により変更可能とした所定の
   読み取りシーケンスで読み取るための手段とを有し、前
   記読み取るための手段は次にデータを読み取られるべき
   メモリ素子が次の読取り期間にリフレッシュされるか否
   かを判定するための手段及び前記判定の結果に基づいて
   前記読取りシーケンスを変更するための手段とを有する
   ことを特徴とするメモリ・システム。