JPS5943032B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS5943032B2 JPS5943032B2 JP53114799A JP11479978A JPS5943032B2 JP S5943032 B2 JPS5943032 B2 JP S5943032B2 JP 53114799 A JP53114799 A JP 53114799A JP 11479978 A JP11479978 A JP 11479978A JP S5943032 B2 JPS5943032 B2 JP S5943032B2
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Description
【発明の詳細な説明】
本発明は、画像処理装置、特に文字等を含む線図形をフ
ァクシミリ等の走査装置により走査し、実時間で細線化
された（細められた）図形を得る画像処理装置に関する
ものである。
ァクシミリ等の走査装置により走査し、実時間で細線化
された（細められた）図形を得る画像処理装置に関する
ものである。
第１図は従来のこの様の装置の説明図であり、１はファ
クシミリ等の走査装置、２は磁気記憶装置あるいはフレ
ームメモリ等の大容量記憶装置、３は計算機等の情報処
理装置である。
クシミリ等の走査装置、２は磁気記憶装置あるいはフレ
ームメモリ等の大容量記憶装置、３は計算機等の情報処
理装置である。
従来、図形の細線化に際しては、図形パターンの周囲か
ら順次細める方法、あるいは図形パターンを距離パター
ンに変換し、距離パターンから論理的操作により、細線
化図形を得る方法がとられていた。
ら順次細める方法、あるいは図形パターンを距離パター
ンに変換し、距離パターンから論理的操作により、細線
化図形を得る方法がとられていた。
このため、従来の方法では１画面全体を記憶装置へ取り
込むことが必要である。
込むことが必要である。
し力士ながら第１図に示した従来装置では走査装置１に
よつて読み取られる画素情報は数メガ・ビットにも及ぶ
ため、現実的には１画面分の画素情報を情報処理装置３
の主記憶には取り込むことができず、いつたん大容量記
憶装置２に記憶し、このうち情報処理装置３の処理能力
に応じた量の画素情報を大容量記憶装置２から読み出し
、上記の方法で細線化処理を行ない、その結果を再び大
容量記憶装置２に格納していた。このため、従来装置で
は走査装置１によつて画像を走査して大容量記憶装置２
に取り込む時間と、細線化処理に要する時間と、大容量
記憶装置２に対する入出力処理に要する時間とを合わせ
た時間が必要となる欠点があり、さらに情報処理装置３
の処理能力が低い（主記憶容量が小さい）場合には大容
量記憶装置２との入出力回数が増大し、入出力処理に膨
大な時間が必要になるという欠点があつた。本発明は、
上記欠点を解決するため、フアクシミリ等の走査装置の
走査と同期して、１走査線の画素情報のうち不要な画素
情報を消去して実時間で細められた図形を得るようにし
たもので以下図面について詳細に説明する。
よつて読み取られる画素情報は数メガ・ビットにも及ぶ
ため、現実的には１画面分の画素情報を情報処理装置３
の主記憶には取り込むことができず、いつたん大容量記
憶装置２に記憶し、このうち情報処理装置３の処理能力
に応じた量の画素情報を大容量記憶装置２から読み出し
、上記の方法で細線化処理を行ない、その結果を再び大
容量記憶装置２に格納していた。このため、従来装置で
は走査装置１によつて画像を走査して大容量記憶装置２
に取り込む時間と、細線化処理に要する時間と、大容量
記憶装置２に対する入出力処理に要する時間とを合わせ
た時間が必要となる欠点があり、さらに情報処理装置３
の処理能力が低い（主記憶容量が小さい）場合には大容
量記憶装置２との入出力回数が増大し、入出力処理に膨
大な時間が必要になるという欠点があつた。本発明は、
上記欠点を解決するため、フアクシミリ等の走査装置の
走査と同期して、１走査線の画素情報のうち不要な画素
情報を消去して実時間で細められた図形を得るようにし
たもので以下図面について詳細に説明する。
第２図は本発明の１実施例を示す図であり、４は１走査
線分の画素情報のうち不要な画素情報を消去するライン
処理装置、５は画素情報を蓄積する蓄積装置である。
線分の画素情報のうち不要な画素情報を消去するライン
処理装置、５は画素情報を蓄積する蓄積装置である。
蓄積装置５は表示装置用のフレームメモリまたはライン
処理装置４で処理された画素情報を直接記録するフアク
シミリ受信機等の記録装置でもよい。第３図はライン処
理装置４の構成図であり、６は入力用バツフアメモリ、
７はクロツク発生回路、８は入力用クロツク制御回路、
９，１０，１１はプロツク検出用クロツク制御回路、１
２は画素消去用クロツク制御回路、１３は出力用クロツ
ク制御回路、１４，１５，１６はプロツク検出回路、１
７，１８，１９はラン・レングス識別回路、２０は縦線
・横線の判定回路、２１は縦線処理回路、２２は横線処
理回路、２３は消去回路、２４は３走査線分の画素情報
を記憶する処理用バツフアメモリ、２５は出力用バツフ
アメモリである。
処理装置４で処理された画素情報を直接記録するフアク
シミリ受信機等の記録装置でもよい。第３図はライン処
理装置４の構成図であり、６は入力用バツフアメモリ、
７はクロツク発生回路、８は入力用クロツク制御回路、
９，１０，１１はプロツク検出用クロツク制御回路、１
２は画素消去用クロツク制御回路、１３は出力用クロツ
ク制御回路、１４，１５，１６はプロツク検出回路、１
７，１８，１９はラン・レングス識別回路、２０は縦線
・横線の判定回路、２１は縦線処理回路、２２は横線処
理回路、２３は消去回路、２４は３走査線分の画素情報
を記憶する処理用バツフアメモリ、２５は出力用バツフ
アメモリである。
第４図は処理用バツフアメモリ２４の構成図であり、い
ま３走査線分の記憶回路から構成され、２７は現在不要
画素を削除しようとしている走査線の画素情報を記憶す
るラインバツフア、２８はラインバツフア２７に記憶さ
れた走査線の１つ前のすでに不要画素を消去し細線化さ
れた走査線の画素情報を記憶するラインバツフア、２９
はラインバツフア２７に記憶された走査線の次の走査線
の画素情報を記憶するラインバツフア、２６はラインバ
ツフア２７，２８，２９および出力用バツフアメモリ２
５への書き込み制御回路である。次に動作について説明
する。フアクシミリ等の走査装置１が媒体（紙面等）の
上に記録された線図形（書画も含む）を走査し、黒画素
を″ｒ”白画素を“０”として読取り、ライン処理装置
４内の入力用バツフアメモリ６にこれらの画素情報を入
力する。フアクシミリ等の走査装置１が１走査を終了し
、１走査線分の画素情報が入力用バツフアメモリ６に入
力されると、入力用クロツク制御回路８が動作し、ライ
ンバツフア２８の内容は出力用バツフアメモリ２５へ、
ラインバツフア２７の内容はラインバツフア２８へ、ラ
インバツフア２９の内容はラインバツフア２７へ、そし
て入力用バツフアメモリ６に格納された内容をラインバ
ツフア２９へそれぞれ転送する。その後フアクシミリ等
の走査装置１は次の走査を行う。走査装置１が次の走査
を行なつている間、ライン処理回路４は以下の動作を行
う。まずプロツク検出回路１４がラインバツフア２７に
作用し、黒画素の集団をひとつ検出する。いまこの黒画
素の集団をＢ（１）とする。次にプロツク検出回路１６
にょりラィンバッフア２８においてＢ（１）に連結する
黒画素の集団を検出する。ここでＢ（１）の左端から見
て最初の黒画素の集団をＢＬＯ−１）、最後の黒画素の
集団をＢＲ（１−１）とする。次にプロツク検出回路１
５によりラインバツフア２９においてＢ（１）に連結す
る黒画素の集団を検出する。ここでＢ（１）の左端から
見て最初の黒画素の集団ＢＬ（１＋１）最後の黒画素の
集団をＢＲ（１＋１）とする。第５図に検出されたプロ
ツク群の一例を示す。次に上記プロツク検出回路群１４
，１５，１６により検出されたプロツクの大きさをラン
・レングス識別回路群１７，１８，１９により識別して
その長さ（ラン・レングス）を求める。判定回路２０は
プロツクＢ（１）のラン・レングス情報（Ｒｉとする）
を所定のしきい値現と比較し、ＲｉくＲＯならば縦線処
理回路２１へ、Ｒｉ≧現ならば横線処理回路２２へ制御
を移す。上記しきい値ＲＯは後述するように容易に設定
できる。第６図は縦線処理の説明図、第７図は縦線処理
回路２１の基本構成図を示したものであり、３０は前記
Ｂ（１）の中心位置検出回路、３１は前記ＢＬ（ｉ−１
）の中心位置検出回路、３２はＢ（１）の中心とＢＬ（
１１）の中心の位置を比較する位置比較回路、３３はＢ
Ｌ（１−１）の端点を検出する端点位置検出回路、３４
はＢ（１）とＢＬ（１−１），Ｂ（１）とＢＬ（ｉ＋１
）が連結している共通位置の中心を検出する共通部中心
位置検出回路、３５は消去位置検出回路である。
ま３走査線分の記憶回路から構成され、２７は現在不要
画素を削除しようとしている走査線の画素情報を記憶す
るラインバツフア、２８はラインバツフア２７に記憶さ
れた走査線の１つ前のすでに不要画素を消去し細線化さ
れた走査線の画素情報を記憶するラインバツフア、２９
はラインバツフア２７に記憶された走査線の次の走査線
の画素情報を記憶するラインバツフア、２６はラインバ
ツフア２７，２８，２９および出力用バツフアメモリ２
５への書き込み制御回路である。次に動作について説明
する。フアクシミリ等の走査装置１が媒体（紙面等）の
上に記録された線図形（書画も含む）を走査し、黒画素
を″ｒ”白画素を“０”として読取り、ライン処理装置
４内の入力用バツフアメモリ６にこれらの画素情報を入
力する。フアクシミリ等の走査装置１が１走査を終了し
、１走査線分の画素情報が入力用バツフアメモリ６に入
力されると、入力用クロツク制御回路８が動作し、ライ
ンバツフア２８の内容は出力用バツフアメモリ２５へ、
ラインバツフア２７の内容はラインバツフア２８へ、ラ
インバツフア２９の内容はラインバツフア２７へ、そし
て入力用バツフアメモリ６に格納された内容をラインバ
ツフア２９へそれぞれ転送する。その後フアクシミリ等
の走査装置１は次の走査を行う。走査装置１が次の走査
を行なつている間、ライン処理回路４は以下の動作を行
う。まずプロツク検出回路１４がラインバツフア２７に
作用し、黒画素の集団をひとつ検出する。いまこの黒画
素の集団をＢ（１）とする。次にプロツク検出回路１６
にょりラィンバッフア２８においてＢ（１）に連結する
黒画素の集団を検出する。ここでＢ（１）の左端から見
て最初の黒画素の集団をＢＬＯ−１）、最後の黒画素の
集団をＢＲ（１−１）とする。次にプロツク検出回路１
５によりラインバツフア２９においてＢ（１）に連結す
る黒画素の集団を検出する。ここでＢ（１）の左端から
見て最初の黒画素の集団ＢＬ（１＋１）最後の黒画素の
集団をＢＲ（１＋１）とする。第５図に検出されたプロ
ツク群の一例を示す。次に上記プロツク検出回路群１４
，１５，１６により検出されたプロツクの大きさをラン
・レングス識別回路群１７，１８，１９により識別して
その長さ（ラン・レングス）を求める。判定回路２０は
プロツクＢ（１）のラン・レングス情報（Ｒｉとする）
を所定のしきい値現と比較し、ＲｉくＲＯならば縦線処
理回路２１へ、Ｒｉ≧現ならば横線処理回路２２へ制御
を移す。上記しきい値ＲＯは後述するように容易に設定
できる。第６図は縦線処理の説明図、第７図は縦線処理
回路２１の基本構成図を示したものであり、３０は前記
Ｂ（１）の中心位置検出回路、３１は前記ＢＬ（ｉ−１
）の中心位置検出回路、３２はＢ（１）の中心とＢＬ（
１１）の中心の位置を比較する位置比較回路、３３はＢ
Ｌ（１−１）の端点を検出する端点位置検出回路、３４
はＢ（１）とＢＬ（１−１），Ｂ（１）とＢＬ（ｉ＋１
）が連結している共通位置の中心を検出する共通部中心
位置検出回路、３５は消去位置検出回路である。
次に説明により動作を説明する。縦線の基本パターンは
第６図Ａ，ｂで表わされる。同図ａのようにＢＬ（１−
１）が横線でかつＢ（１）がＢＬ（１−１）に含まれる
場合には共通部中心位置検出回路３４によりＢ（１）と
ＢＬ（１−，）の共通部の中心位置Ｐを検出しＰ以外の
画素は消去画素として消去位置検出回路３５により検出
し消去回路２３に送出する。
第６図Ａ，ｂで表わされる。同図ａのようにＢＬ（１−
１）が横線でかつＢ（１）がＢＬ（１−１）に含まれる
場合には共通部中心位置検出回路３４によりＢ（１）と
ＢＬ（１−，）の共通部の中心位置Ｐを検出しＰ以外の
画素は消去画素として消去位置検出回路３５により検出
し消去回路２３に送出する。
同図ｂのような場合にはＢ（１）の中心Ｃｉを中心位置
検出回路３０により、またＢＬ（１−１）の中心Ｃｉ−
１を中心位置検出回路３１により検出する。
検出回路３０により、またＢＬ（１−１）の中心Ｃｉ−
１を中心位置検出回路３１により検出する。
次に位置比較回路３２によりＣ１とＣｉ−１の位置関係
を比較し、Ｃｉ−１がＣｉに比べて右側（Ｃｉ＞Ｃｉ−
１）ならばＢＬ（１−１）の左端の画素位置を、Ｃｉ−
１がＣｉに比べて左側（ＣｉくＣｉ−１）ならば右端の
画素位置を端点位置検出回路３３により検出しＰとする
。（Ｃｉ＝Ｃｉ−１は同図ａの場合に含まれる）。次に
Ｂ（１）とＢＬ（１＋１）の連結している部分の中心の
画素位置Ｑを前記同様の力法で共通部中心位置検出回路
３４により検出する。
を比較し、Ｃｉ−１がＣｉに比べて右側（Ｃｉ＞Ｃｉ−
１）ならばＢＬ（１−１）の左端の画素位置を、Ｃｉ−
１がＣｉに比べて左側（ＣｉくＣｉ−１）ならば右端の
画素位置を端点位置検出回路３３により検出しＰとする
。（Ｃｉ＝Ｃｉ−１は同図ａの場合に含まれる）。次に
Ｂ（１）とＢＬ（１＋１）の連結している部分の中心の
画素位置Ｑを前記同様の力法で共通部中心位置検出回路
３４により検出する。
そしてＰ−Ｑの範囲外の画素を消去画素として消去位置
検出回路３５により検出し消去回路２３に送出する。第
６図において傘印の画素が消去画素を示している。第８
図は横線処理の説明図である。横線の基本処理はラン・
レングス識別回路１８，１９の出力を参照しながら処理
を行う。すなわち第８図ａに示すように着目している走
査線上のプロツクＢ（１）に連結しているプロツクが１
つ前の走査線に無くて次の走査線上にのみ存在し、かつ
該プロツクが横線に識別される場合には着目しているプ
ロツクＢ（１）は全て消去する。第８図ｂのようにひと
つ前の走査線上にＢ（１）に接するプロツクＢＬ（１−
１）が存在し、かつＢＬ（１−１）が縦線で次の走査線
上にＢ（１）に接するプロツクＢＬ（１＋１）が存在し
、かつＢＬ（１＋１）が横線に識別される場合にはＢＬ
（１−１）と同じ画素位置のＢ（１）の画素を除き残り
全てを消去し（後述する如くＢＬ（１−１）の長さは２
画素以上にはならない）、第８図ｃのようにＢＬ（１−
１），ＢＬ（１＋１）が共に縦線に識別される場合、あ
るいはＢＬ（１＋１）がない場合には、プロツクＢ（１
）の中の画素は消去しない。また第８図ｄのようにＢＬ
（１１），ＢＬ（１＋１）が共に縦線に識別される場合
には縦線処理に準じて処理を行う。第８図において傘印
の画素が消去の対象となる。以上が縦線と横線の基本処
理であるが、次に第９図に示すような一般的なパターン
の処理について説明する。
検出回路３５により検出し消去回路２３に送出する。第
６図において傘印の画素が消去画素を示している。第８
図は横線処理の説明図である。横線の基本処理はラン・
レングス識別回路１８，１９の出力を参照しながら処理
を行う。すなわち第８図ａに示すように着目している走
査線上のプロツクＢ（１）に連結しているプロツクが１
つ前の走査線に無くて次の走査線上にのみ存在し、かつ
該プロツクが横線に識別される場合には着目しているプ
ロツクＢ（１）は全て消去する。第８図ｂのようにひと
つ前の走査線上にＢ（１）に接するプロツクＢＬ（１−
１）が存在し、かつＢＬ（１−１）が縦線で次の走査線
上にＢ（１）に接するプロツクＢＬ（１＋１）が存在し
、かつＢＬ（１＋１）が横線に識別される場合にはＢＬ
（１−１）と同じ画素位置のＢ（１）の画素を除き残り
全てを消去し（後述する如くＢＬ（１−１）の長さは２
画素以上にはならない）、第８図ｃのようにＢＬ（１−
１），ＢＬ（１＋１）が共に縦線に識別される場合、あ
るいはＢＬ（１＋１）がない場合には、プロツクＢ（１
）の中の画素は消去しない。また第８図ｄのようにＢＬ
（１１），ＢＬ（１＋１）が共に縦線に識別される場合
には縦線処理に準じて処理を行う。第８図において傘印
の画素が消去の対象となる。以上が縦線と横線の基本処
理であるが、次に第９図に示すような一般的なパターン
の処理について説明する。
第１０図は処理回路２１，２２の構成図（これは縦線処
理、横線処理共通の処理回路である）であり、３６，３
７は端点位置検出回路、３８は端点位置比較回路、３９
は消去位置検出回路である。
理、横線処理共通の処理回路である）であり、３６，３
７は端点位置検出回路、３８は端点位置比較回路、３９
は消去位置検出回路である。
この動作はまず端点位置検出回路３６によりＢＬ（１−
１）の右端点Ｐ。とＢＲ（１−１）の左端点偽とを、ま
た端点位置検出回路３７によりＢＬ（１＋１）の右端点
Ｐ１とＢＲ（１＋１）の左端点Ｑ１とを検出する。
１）の右端点Ｐ。とＢＲ（１−１）の左端点偽とを、ま
た端点位置検出回路３７によりＢＬ（１＋１）の右端点
Ｐ１とＢＲ（１＋１）の左端点Ｑ１とを検出する。
次に端点位置比較回路３８によりＰ。＜１５Ｐ，，Ｑ０
とＱ１の位置を比較する。Ｂ（１）の画素については基
本的にはＰＯ（５Ｑ０との間にある画素を除いて消去画
素とされる。しかしＰ１（Ｑ１）がＰＯ（ＱＯ）より左
（右）側にある場合で（１）ＢＬ（１−１）（ＢＲ（１
−１））が１画素ならばＰ１をＰ。
とＱ１の位置を比較する。Ｂ（１）の画素については基
本的にはＰＯ（５Ｑ０との間にある画素を除いて消去画
素とされる。しかしＰ１（Ｑ１）がＰＯ（ＱＯ）より左
（右）側にある場合で（１）ＢＬ（１−１）（ＢＲ（１
−１））が１画素ならばＰ１をＰ。
（Ｑ１をＱ。）とし、（Ｉｉ）それ以外はＰ１（Ｑ１）
と同じ画素位置の画素Ｘ，（Ｙ１）を消去不可画素とし
て残す。そしてＰ。−喝の範囲内にある画素は常時消去
不可画素とする。このようにして消去位置検出回路３９
により消去画素位置を検出して消去回路２４に送出する
。第９図の＊印画素が消去画素である。またＢＬ（１−
１）とＢＲ（１−１）にはさまれた黒画素集団Ｂｊ（１
一１），ｊ＋１，２はすでに不要画素が消去されて１画
素になることは容易に示される。以上のように１走査線
上の存在するプロツク全ての処理を終了するとラインバ
ツフア２８の内容が出力用バツフアメモリ２５へ送出さ
へ以下走査装置１の走査が終了するまで繰り返される。
と同じ画素位置の画素Ｘ，（Ｙ１）を消去不可画素とし
て残す。そしてＰ。−喝の範囲内にある画素は常時消去
不可画素とする。このようにして消去位置検出回路３９
により消去画素位置を検出して消去回路２４に送出する
。第９図の＊印画素が消去画素である。またＢＬ（１−
１）とＢＲ（１−１）にはさまれた黒画素集団Ｂｊ（１
一１），ｊ＋１，２はすでに不要画素が消去されて１画
素になることは容易に示される。以上のように１走査線
上の存在するプロツク全ての処理を終了するとラインバ
ツフア２８の内容が出力用バツフアメモリ２５へ送出さ
へ以下走査装置１の走査が終了するまで繰り返される。
第１１図は本実施例によつて得られた細線化例であり同
図ａは原パターン、同図Ｂ，ｃは得られた細線化パター
ンであり、ここに示すようにしきい値現の設定可能範囲
は原パターンの線幅の２〜３倍と広く、馬の設定は容易
である。なお第１１図ａ図示の原パターンを処理するに
当つては、例えば第（１＋１）ラインと第１ラインと第
（１−１）ライン（このラインは処理済み）との３ライ
ン分について、第３図ないし第１０図に関連して説明し
た如き処理を行い、次いで第（１＋２）ラインと第（１
＋１）ラインと第１ライン（処理済み）とについて同様
の処理を行い・・・・・・というように順次処理して行
くようにされる。上記の説明では注目している走査線と
その前後の合計３本の走査線を用いて注目している走査
線上の不要画素の消去を行うよう構成した装置について
述べたが対象とする走査線を注目している走査線前後の
複数本をとることにより横線を最下線で代表させるので
はなく中央の線を選択することも可能である。
図ａは原パターン、同図Ｂ，ｃは得られた細線化パター
ンであり、ここに示すようにしきい値現の設定可能範囲
は原パターンの線幅の２〜３倍と広く、馬の設定は容易
である。なお第１１図ａ図示の原パターンを処理するに
当つては、例えば第（１＋１）ラインと第１ラインと第
（１−１）ライン（このラインは処理済み）との３ライ
ン分について、第３図ないし第１０図に関連して説明し
た如き処理を行い、次いで第（１＋２）ラインと第（１
＋１）ラインと第１ライン（処理済み）とについて同様
の処理を行い・・・・・・というように順次処理して行
くようにされる。上記の説明では注目している走査線と
その前後の合計３本の走査線を用いて注目している走査
線上の不要画素の消去を行うよう構成した装置について
述べたが対象とする走査線を注目している走査線前後の
複数本をとることにより横線を最下線で代表させるので
はなく中央の線を選択することも可能である。
以上説明したように、フアクシミリ等の走査装置によつ
て読み取られる画素情報を走査線単位に取り込み、これ
をプロツクに分割し、プロツク単位にまとめて処理し、
不要な画素情報を消去するため処理速度が速く走査装置
の走査に同期して実時間的に細線化された図形が得られ
、また処理のための記憶容量も少なくてすむという利点
がある。
て読み取られる画素情報を走査線単位に取り込み、これ
をプロツクに分割し、プロツク単位にまとめて処理し、
不要な画素情報を消去するため処理速度が速く走査装置
の走査に同期して実時間的に細線化された図形が得られ
、また処理のための記憶容量も少なくてすむという利点
がある。
第１図は従来装置の構成図、第２図は本発明の一実施例
を示す装置の構成図、第３図はライン処理装置４の一実
施例構成図、第４図は処理用バツフアメモリ２４の一実
施例構成図、第５図は検出されたプロツク群の一例を示
す説明図、第６図は縦線処理の説明図、第７図は縦線処
理回路２１の一実施例構成図、第８図は横線処理の説明
図、第９図は一般的なパターン例、第１０図は処理回路
２１，２２の一実施例構成図、第１１図は本実施例によ
つて得られた細線化例である。 １・・・・・・フアクシミリ等の走査装置、２・・・・
・・大容量記憶装置、３・・・・・・情報処理装置、４
・・・・・・ライン処理装置、５・・・・・・蓄積装置
、６・・・・・・入力用バツフアメモリ、７・・・・・
・クロツク発生回路、８・・・・・・入力用クロツク制
御回路、９，１０，１１・・・・・・プロツク検出用ク
ロツク制御回路、１２・・・・・・画素消去用クロツク
制御回路、１３・・・・・・出力用クロツク制御回路、
１４，１５，１６・・・・・・プロツク検出回路、１７
，１８，１９・・・・・・ラン・レングス識別回路、２
０・・・・・・縦線、横線判定回路、２１・・・・・・
縦線処理回路、２２・・・・・・横線処理回路、２３・
・・・・・消去回路、２４・・・・・・処理用バツフア
メモリ、２５・・・・・・出力用バツフアメモリ、２６
・・・・・・バツフアメモリ書き込み制御回路、２７，
２８，２９・・・・・・ラインバツフア、３０，３１・
・・・・・中心位置検出回路、３２・・・・・・位置比
較回路、３３・・・・・・端点位置検出回路、３４・・
・・・・共通部中心位置検出回路、３５・・・・・・消
去位置検出回路、３６，３７・・・・・・端点位置検出
回路、３８・・・・・・端点位置比較回路、３９・・・
・・・消去位置検出回路。
を示す装置の構成図、第３図はライン処理装置４の一実
施例構成図、第４図は処理用バツフアメモリ２４の一実
施例構成図、第５図は検出されたプロツク群の一例を示
す説明図、第６図は縦線処理の説明図、第７図は縦線処
理回路２１の一実施例構成図、第８図は横線処理の説明
図、第９図は一般的なパターン例、第１０図は処理回路
２１，２２の一実施例構成図、第１１図は本実施例によ
つて得られた細線化例である。 １・・・・・・フアクシミリ等の走査装置、２・・・・
・・大容量記憶装置、３・・・・・・情報処理装置、４
・・・・・・ライン処理装置、５・・・・・・蓄積装置
、６・・・・・・入力用バツフアメモリ、７・・・・・
・クロツク発生回路、８・・・・・・入力用クロツク制
御回路、９，１０，１１・・・・・・プロツク検出用ク
ロツク制御回路、１２・・・・・・画素消去用クロツク
制御回路、１３・・・・・・出力用クロツク制御回路、
１４，１５，１６・・・・・・プロツク検出回路、１７
，１８，１９・・・・・・ラン・レングス識別回路、２
０・・・・・・縦線、横線判定回路、２１・・・・・・
縦線処理回路、２２・・・・・・横線処理回路、２３・
・・・・・消去回路、２４・・・・・・処理用バツフア
メモリ、２５・・・・・・出力用バツフアメモリ、２６
・・・・・・バツフアメモリ書き込み制御回路、２７，
２８，２９・・・・・・ラインバツフア、３０，３１・
・・・・・中心位置検出回路、３２・・・・・・位置比
較回路、３３・・・・・・端点位置検出回路、３４・・
・・・・共通部中心位置検出回路、３５・・・・・・消
去位置検出回路、３６，３７・・・・・・端点位置検出
回路、３８・・・・・・端点位置比較回路、３９・・・
・・・消去位置検出回路。
Claims (1)
- １ 媒体上に記録された像情報を走査し、画素情報とし
て読取る第１の手段と、該第１の手段により読み取られ
た１走査線分の画素情報を記憶する第２の手段および該
走査線の前後１つまたは複数本の走査線の画素情報を記
憶する第３の手段と、前記第２の手段により記憶された
画素情報を順次読み出して当該１つの走査線上で連続し
ている有意画素よりなるブロックを検出する第４の手段
と、第３の手段により記憶された画素情報を順次読み出
して前記第４の手段により検出されたブロックに連結し
かつ当該１つの走査線上で連続している有意画素よりな
るブロックを検出する第５の手段と、前記第４および第
５の手段により検出されたブロックの大きさ、即ちラン
・レングスを識別する第６の手段と、第６の手段により
識別されたラン・レングスの大きさにより縦線と横線と
に分離する第７の手段と、第７の手段の判定結果に基づ
き前記第４の手段により検出されたブロック内の不要な
有意画素を消去する第８の手段と、前記各手段により処
理された走査線の画素情報を順次蓄積する第９の手段を
有することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53114799A JPS5943032B2 (ja) | 1978-09-19 | 1978-09-19 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53114799A JPS5943032B2 (ja) | 1978-09-19 | 1978-09-19 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541056A JPS5541056A (en) | 1980-03-22 |
| JPS5943032B2 true JPS5943032B2 (ja) | 1984-10-19 |
Family
ID=14646967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53114799A Expired JPS5943032B2 (ja) | 1978-09-19 | 1978-09-19 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943032B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027465B2 (ja) * | 1976-09-29 | 1985-06-28 | 日本電気株式会社 | 画像伝送装置 |
-
1978
- 1978-09-19 JP JP53114799A patent/JPS5943032B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541056A (en) | 1980-03-22 |
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