JPS5943372A - サイリスタバルブの素子故障診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はサイリスタバルブの素子故障診断装置に係り、
特に高電圧サイリスタ変換器の全てのサイリスタ素子の
状態をマイクロコンピュータ等を用いて監視し、論理判
断に基いてサイリスタ素子の故障診断を行うに好適な素
子故障診断装置に関する。

〔発明の技術的背景〕

直流送電、周波数変換等の高電圧サイリスタバルブには
直列または直並列に接続された多数のサイリスタ素子が
使用されている。一方、サイリスタ素子はそれ自体また
はゲート回路管の故障により、破損に至る可能性がある
ため、一般には所定の数のサイリスタ素子をマージンと
して直列に接続している。従って、サイリスタ素子が故
障して故障素子数がこのマージンサイリスタの数に達し
た場合は、サイリスタバルブを運転不能として停止し、
故障サイリスタ素子を交換する必要がある。

この様な保守を行うためには、サイリスタ素子の故障を
監視し、故障素子数を常時知る事が重要となって来る。

かかる要求に対して、近年サイリスタ素子の故障の監視
にマイクロコンピュータを応用したサイリスタ素子の故
障診断装置が利用される様になって来ている。第１図は
周知の素子故障診断装置のブロック図で、複数個の各サ
イリスタ素子Ｓ１〜ＳＮにはコンデンサ、抵抗等から成
る分圧回路２が並列接続され、名サイリスタ素子Ｓ１〜
ＳＮの順方向印加電圧を検出するための発光素子１１と
電流制限用抵抗１２の直列回路も併せて並列接続される
。

一方、発光素子１１には逆電圧防止用のダイオード１３
が並列に接続される。各発電素子１１は通電により光を
発生するが、この光信号はライトガイド１４を通じて故
障診断部１５内に導入され、光電変換回路１６で電気信
号ａ１〜ａＮに変換される。この電気信号ａ１〜ａＮは
各サイリスタ素子Ｓ１〜ＳＮに電圧が印加された場合に
対応して出力される電圧検出信号となる。各電圧検出信
号ａ１〜ａＮはオア回路１７並びにラッチ回路２１に入
力される。ラッチ回路２１は電圧検出信号ａ１〜ａＮを
データとして保持するが、このデータはＣＰＵ（中央処
理装置）２５を介してＲＡＭ（ランダムアクセスメモリ
）回路２２に格納される。■／Ｏ（入力／出力）回路２
３はＣＰＵ２５と外部の間でインターフェースを行なう
作用を有し、一方ＲＯＭ（リードオンメモリ）回路２４
はデータの読み込みや素子故障判別の為のプログラムを
内蔵する。なお、ラッチ回路２１、ＣＰＵ２５、ＲＡＭ
回路２２、ＲＯＭ回路２４、Ｉ／Ｏ回路２３は併せてマ
イクロコンピュータ部ＭＣを構成する。ところで、オア
回路１７の出力信号ｂはＩ／Ｏ回路２３に与えられるが
、これはラッチ回路２１にデータ読み込みを指示する信
号として作用する。また、Ｉ／Ｏ回路２３からは、素子
故障信号、素子故障数、故障素子番号等が出力信号ｃと
して出力されることとなる。

かかる構成に於いて、サイリスタバルブに順方向電圧が
印加されている時、サイリスタ素子Ｓ１が正常であれば
発光素子１１が光信号を発生するので、電圧検出信号ａ
１は順電圧期間中、出力“１”を発生する。これに対し
て、例えばサイリスタ素子ＳＮが故障している場合、発
光素子１１は光信号を発生しないので、電圧検出信号ａ
Ｎは出力“０”を発生しないことになる。また、サイリ
スタ素子Ｓ１〜ＳＮのうち、正常なサイリスタ素子によ
り、電圧検出信号ａ１〜ａＮのうちいずれかが出力“１
”を発生するが、この出力はオア回路１７の出力信号ｂ
を“１”にする。マイクロコンピュータ部ＭＣはこの出
力信号ｂをＩ／Ｏ回路２３を介して判別し、ラッチ回路
２１に対するデータ読み込み信号を発生する。ランチ回
路２１はデータ読み込み信号が発生した時点の各電圧検
出信号ａ１〜ａＮを電圧検出論理データとして記憶する
。この場合、電圧検出信号ａ１〜ａＮが“０”ならデー
タ“０”として、“１”ならデータ“１”として配信さ
れることとなる。

この様にして、ラッチ回路２１に記憶された電圧検出論
理データはプログラム制御によってＲＡＭ回路２２に格
納され、しかる後にＲＯＭ回路２４の故障判別プログラ
ムにより素子故障の診断が行なわれることとなる。故障
診断の結果、例えば素子故障が発見された場合、素子故
障信号、素子故障数、故障サイリスタ番号等がＩ／Ｏ回
路２３から出力信号ｃとして出力されることとなる。

以上述べた如く、第１図の構成によれば、サイリスタ素
子が多数あるにもかかわらず、短時間でサイリスタバル
ブ内の全サイリスタ素子の故障診断を行うことが可能で
ある。

〔背景技術の問題点〕 ところで、第２図（ａ）に示す如く、サイリスタバルブ
Ｕ１、Ｖ１、Ｗ１、Ｘ１、Ｙ１、Ｚ１がブリッジ接続さ
れている場合、サイリスタバルプＵ１、Ｖ１、Ｗ１、Ｘ
１、Ｙ１、Ｚ１を多段積み構成とするのが一般的である
。例えば、第２図（ｂ）に示す如く、サイリスタバルブ
Ｕ１、Ｘ１、サイリスタバルブＶ１、Ｙ１、サイリスタ
バルブＷ１、Ｚ１の各々を２段積み構成として配置する
。この様な場合、各バルブに対応する素子故障診断部１
５−Ｕ１、１５−Ｘ１、１５−Ｖ１、１５−Ｙ１、１５
−Ｗ１、１５−Ｚ１が設けられるが、各素子故障診断部
１５−Ｕ１〜１５−Ｚ１は２段積みバルブの下部近傍に
２個ずつ配置する必要があるため、バルブ下部近傍に大
きなスペースを要する。ちなみに、各バルブＵ１〜Ｚ１
からは、ライトガイド１４によって光信号が導出される
が、これらは例えば第２図（ｃ）に示す如く、それぞれ
対応する素子故障診断部１５−Ｕ１〜１５−Ｚ１に連結
される。また、素子故障診断部１５−Ｕ１〜１５Ｚ１は
サイリスタバルブＵ１〜Ｚ１の数に見合った台数準備す
る必要があり、コストが高くなり経済的でない。また、
故障診断に要する時間は短時間のため、マイクロコンピ
ュ−タＭＣの待ち時間が長くなってしまい、効率的な運
用の妨げとなっていた。

〔発明の目的〕

従って、本発明の目的は前記従来技術の問題点を解決し
、多段積みのサイリスタバルブ構成に対しても、コンパ
クトで且つ経済性に優れた構造で対応可能であり、更に
素子故障診断機能が不能になった場合もこれを検出し得
る信頼性に優れた素子故障診断装置を堤供することにあ
る。

〔発明の概要〕

上記目的を達成するために、本発明はそれぞれ複数個の
サイリスタ素子から成り、それぞれ異なる位相で動作す
る複数個のサイリスタバルブと、各サイリスタバルブを
構成するサイリスタ素子のそれぞれの電圧を検出するべ
く各サイリスタバルブ毎に対応して設けられた複数個の
電圧検出手段と、各サイリスタバルブの動作タイミング
に合せて対応する電圧検出手段の出力をデータとして格
納すると共に格納データに基いてサイリスタ素子の故障
診断を行う診断手段とを備えたサイリスタバルブの素子
故障診断装置を提供するものである。

〔発明の実施例〕

以下、図面を参照しながら発明の実施例を説明する。

第３図（ａ）、（ｂ）は本発明の一実施例に係る素子故
障診断装置の配置図並びにブロック図を示すもので、サ
イリスタバルブＵ１、Ｘ１の両方に対応して素子故障診
断部１５−ＵＸ１が配置されている。

つまり、２段積みされたサイリスタバルブＵ１、Ｘ１の
それぞれとライトガイド１４を介して１個の素子故障診
断部１５−ＵＸ１が接続され、各サイリスタバルブＵ１
、Ｘ１で検出された各々のサイリスタ素子の電圧は光信
号の形で素子故障診断部１５−ＵＸ１に導入される。

各サイリスタバルブＵ１、Ｘ１からのライトガイド１４
は光電々換回路１６に接続され、バルブＵ１の電圧検出
信号ａＵ１〜ａＵＮ並びにパルプＸ１の電圧検出信号ａ
Ｘ１〜ａＸＮが得られる。なお、電圧検出信号ａＵ１〜
ａＵＮはオア回路１７Ｕに入力され、オア論理をとられ
、出カ信号ｂＵ１がＩ／Ｏ回路２３に出力される。一方
、電圧検出信号ａＸ１〜ａＸＮはオア回路１７Ｘに入力
され、オア論理をとられ、出カ信号ｂｙ１がＩ／Ｏ回路
２３に出力される。また、電圧検出信号ａＵ１〜ａＵＮ
、ａＸ１〜ａＸＮはラッチ回路２１にデータとして入力
される。マイクロコンピュータ部ＭＣはＩ／Ｏ回路２３
を介して入力されるオア回路１７Ｕ、１７Ｘの出力信号
ｂＵ１、ｂＸ１に基いて電圧検出信号ａＵ１〜ａＵ１、
ａＸ１〜ａＸＮをデータとしてラッチ回路２１に取り込
み、ＲＯＭ回路２４に内蔵された故障診断プログラムに
従って素子故障の診断動作を実施する。

かかる構成に於いて、いまサイリスタバルブＵ１に順電
圧が加わった場合を考える。この場合、オア回路１７Ｕ
の出カ信号ｂＵ１がＩ／Ｏ回路２３への入力となってい
るので、マイクロコンピュータ部ＭＣはラッチ回路２１
へのデータ読み込み動作を実行する。その結果、電圧検
出信号ａＵ１〜ａＵＮ、ａＸ１〜ａＸＮがラッチ回路２
１を通じて取り込まれ、ＲＡＭ回路２２にデータとして
格納される。つまり、サイリスタバルブＵ１に順電圧が
印加された時点で、その電圧検出信号ａＵ１〜ａＵＮが
ＲＡＭ回路２２へ電圧検出の論理データとして格納され
る。一方、サイリスタバルブＸ１に順電圧が印加される
と、この時点でオア回路１７Ｘの出力信号ｂＸ１がＩ／
Ｏ回路２３への入力となり、同様にしてサイリスクバル
ブＸ１の電圧検出信号ａＸ１〜ａＸＮがＲＡＭ回路２２
に電圧検出の論理データとして記憶される。

この場合、電圧検出信号ａＵ１〜ａＵＮと電圧検出信号
ａＸ１〜ａＸＮのマイクロコンピュータ部ＭＣへの取り
込みタイミングは第４図のタイムチャートに示す通りで
ある。ちなみに、第４図（ａ）はサイリスタバルブＵ１
のアノード・カソード間電圧波形、同図（ｂ）はサイリ
スタバルブＸ１のアノード・カンード間電圧波形、同図
（ｃ）はオア回路１７Ｕの出力信号ｂＵ１のタイミング
、同図（ｄ）はオア回路１７Ｘの出力信号ｂＸ１のタイ
ミングである。

つまり、１個のマイクロコンピュータ部ＭＣに、時分割
的にサイリスタバルブＵ１の電圧検出信号ａＵ１〜ａＵ
Ｎ並びにサイリスタバルブＸ１の電圧検出信号ａＸ１〜
ａＸＮを取り込む事が可能であり、従って各サイリスタ
バルブＵ１、Ｘ１毎にマイクロコンピュータを設置する
必要はない。

上述の如くして、電圧検出の論理データを各バルブ毎に
１個または複数個取り込み、これらをＲＡＭ回路２２に
格納した後に、ＲＯＭ回路２４に予め格納してある故障
判別プログラムを実行することにより、各サイリスタバ
ルブＵ１、Ｘ１の一サイリスタ素子故障判別が行なわれ
ることとなる。そして、サイリスタ素子の故障が発見さ
れた場合、故障信号並びに故障数等の故障データが出カ
信号ｃとして■／Ｏ回路２３より送出される。

以上述べた如く、サイリスタバルブＵ１、Ｘ１に加わる
順電圧の位相はそれぞれ異なっているので、各電圧検出
信号ａＵ１〜ａＵＮ、ａＸ１〜ａＸＮを受けているオア
回路１７Ｕ、１７Ｘの出カ信号ｂＵ１、ｂＸ１の位相も
当然異なる。従って、マイクロコンピュータ部ＭＣはＩ
／Ｏ回路２３への信号ｂＵ１、ｂＸ１の入力により、サ
イリスタバルブＵ１、Ｘ１の各電圧検出信号ａＵｌ〜ａ
ＵＮ、ａＸ１〜ａＸＮを個別のデータとして読み取るこ
とが可能である。また、名サイリスタバルブＵ１、Ｘ１
についてその故障判別は同じ故障判別プログラムを用い
て実行可能であるため、プログラムステップの増大を招
くこともない。

更に、サイリスタバルブＵ１、Ｘ１の電圧検出論理デー
タを全てＲＡＭ回路２２に記憶した後に素子故障判別プ
ログラムを実行する代りに、電圧検出論理データの取り
込み及び素子故障判別プログの実行という一連の動作を
各サイリスタバルブＵ１、Ｘ１毎に行なってもよい。即
ち、オア回路１７Ｕの出カ信号ｂＵ１によってサイリス
タバルプＵ１の電圧検出論理データを１個もしくは複数
個、ＲＡＭ回路２２に記憶し、しかる後にサイリスタバ
ルブＵ１に関する故障判別プログラムを実行してサイリ
スタ素子の故障判別を行ない、次にオア回路１７Ｘの出
力信号ｂｘ１によってサイリスタバルブＸ１の電圧検出
論理データを１個もしくは複数個、ＲＡＭ回路２２に記
憶し、しかる後にサイリスタバルブＸ１に関する故障判
別プログラムを実行してサイリスタ素子の故障判別を行
なう。この様にサイリスタバルブう１、Ｘ１に関する故
障判別を個別に行うことにより、ＲＡＭ回路２２の容量
を小さくすることが可能である。

以上述べた如く、第３図の構成によれば、１個のマイク
ロコンピュータ部ＭＣで２段積みサイリスタバルブＵ１
、Ｘ１の素子故障判別を行うことが可能であり、経済的
で構造的に小型の装置を実現することが出来るものであ
る。

なお、第５図は電気角で夫々３０°の位相差を有するサ
イリスタバルブブリッジの直列接続構成図を示すもので
あるが、本発明はかかるサイリスタバルブＵ１、Ｕ２、
Ｖ１、Ｖ２、Ｗ１、Ｗ２、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｚ
１、Ｚ２を多段積みにした所謂４段積バルブに対しても
適用可能である。

第６図は第５図のサイリスタバルブ中、Ｕ２、Ｘ２、Ｕ
１、Ｘ１を４段積みにした構成に本発明を適用した場合
の配置図を示すものである。かかる構成に於ける、各バ
ルブのアノード・カソード間の電圧位相及び順電圧検出
タイミングを第７図に示す。ちなみに、第７図（Ａ）〜
（Ｄ）はそれぞれサイリスタバルブＵ１、Ｘ１、Ｕ２、
Ｘ２の各アノード・カソード間電圧波形、第７図（Ｅ）
〜（Ｈ）はそれぞれサイリスタバルブＵ１、Ｘ１、Ｕ２
、Ｘ２の順電圧検出のタイミングを示すものである。な
お、第６図中、１５−ＵＸ１２は１個のマイクロコンピ
ュータ部ＭＣを内蔵する素子故障診断部である。

第７図からも明らかな如く、サイリスタバルブＵ１さＸ
１、Ｕ２とＸ２にそれぞれ電気角で１８０°位相が異な
り、サイリスタバルブＵ１とＵ２、Ｘ１とＸ２はそれぞ
れ電気角で３０°位相が異なる。

従って、各サイリスタバルブＵ１、Ｕ２、Ｘ１、Ｘ２の
順電圧検出のタイミングも夫々異なるため、１個の素子
故障診断部１５−ＵＸ１２で各サイリスタバルブ単位の
電圧検出論理データの取り込み並びに素子故障診断を行
うことが可能である。

一方、各サイリスタバルブＵ１、Ｕ２．Ｘ１、Ｘ２の位
相関係が予め定まっているならば、次の様な電圧検出論
理データの取り込みも可能である。

つまり、サイリスタバルブＵ２とＵ１が電気角で３０°
の位相差、サイリスタバルブＵ１とＸ１並びにＵ２とＸ
２が電気角で１８０°の位相差がある事に着目すれば、
先ず第７図（ｃ）に（１）で示す時点でサイリスタバル
ブＵ２の順電圧検出信号、つまり第７図（Ｇ）のタイミ
ングで電圧検出論理データをメモリして、次に、第７図
（Ｇ）のタイミングより電気角で３０°遅れた時点、つ
まり第７図（Ａ）に（２）で示す時点でサイリスタパル
プＵ２の電圧検出論理データをメモリすればよく、この
タイミングを得るためにサイリスタバルブＵ２の順電圧
検出信号を必要としない。同様にして、サイリスタバル
ブＸ２、Ｘ１の電圧検出論理データの取り込み及びメモ
リのタイミングを、それぞれ第７図（Ｇ）のタイミング
より１８０°遅れた時点、つまり第７図（Ｄ）に（３）
で示す時点と２１０°遅れた時点、つまり第７図（Ｂ）
に（４）で示す時点にとれば、サイリスタバルブＸ２、
Ｘ１の順電圧検出信号に用いる事なくそれぞれの電圧検
出論理データの取り込みが可能である。

なお、上の説明ではサイリスタバルブＵ２の順電圧検出
信号のタイミングを基準にして、他のサイリスタバルブ
Ｕ１、Ｘ２、Ｘ１の電圧検出論理データの取り込みタイ
ミングを決定する場合を例示したが、他のサイリスタバ
ルブを基準にしても位相関係が異なるだけで、全く同様
な効果を得ることが出来るものである。また、この様な
タイミングの設定方法は２段積みサイリスタバルブの場
合も全く同様に適用し得るものである。

また、上記各実施例では電圧検出信号としてサイリスタ
バルブを構成するサイリスタ素子の順電圧を用いる場合
を例示したが、これは逆電圧を用いてもよく全く同様効
果を得ることが出来るものである。

〔発明の効果〕

以上述べた如く、本発明によればサイリスタバルブを２
段ないし４段と多段積みに構成した高電圧サイリスタ変
換器に於いて、少ない数のマイクロコンピュータで素子
故障の診断を行う事を可能ならしめた、スペース効率、
経済効果の優れた素子故障診断装置を得ることが出来る
ものである。

【図面の簡単な説明】

第１図は周知の素子故障診断装置のブロック図、第２図
（ａ）はサイリスタバルブのブリッジ接続図、第２図（
ｂ）は第２図（ａ）の接続に対して第１図の故障診断装
置を適用した場合の配置図、 第３図（ａ）、（ｂ）は本発明の一実施例に係る素子故
障診断装置の配置図並びにブロック図、第４図は第３図
（ｂ）の構成の動作を説明するためのタイムチャート。 第５図はサイリスタバルブの直列接続構成図、第６図は
第５図のサイリスタバルブ中４個を４段積みした構成に
本発明を適用した場合の配置図、第７図は第６図の構成
の動作を説明するためのタイムチャートである。 １・・・サイリスタ素子、１１・・・発光素子、１４・
・・ライトガイド、１５・・・素子故障診断部、１７・
・・オア回路、ＭＣ・・・マイクロコンピュータ部、２
１・・・ラッチ回路、２２・・・ＲＡＭ回路、２３・・
・Ｉ／Ｏ回路。 出願人代用１人　　　猪　　１役　　　　　清第１　図 １２ 栴３図 （０） 爾４図

Claims (3)

【特許請求の範囲】
1. （１）それぞれ複数個のサイリスタ素子から成り、それ
   ぞれ異なる位相で動作する複数個のサイリスタバルブと
   、各サイリスタバルブを構成するサイリスタ素子のそれ
   ぞれの電圧を検出するべく各サイリスタバルブ毎に対応
   して設けられた複数個の電圧検出手段と、各サイリスタ
   バルブの動作タイミングに合せて対応する電圧検出手段
   の出力をデータとして格納すると共に格納データに基い
   てサイリスタ素子の故障診断を行う診断手段とを備えた
   ことを特徴とするサイリスタバルブの素子故障診断装置
   。
2. （２）診断手段が各サイリスタバルブの動作タイミング
   を電圧検出手段出力に基いて判定する論理手段を有する
   ことを特徴とする特許請求の範囲第１項に記載の素子故
   障診断装置。
3. （３）診断手段が各サイリスタバルブの動作タイミング
   を特定のサイリスタバルブの動作タイミングとの位相差
   から判定する手段を備えていることを特徴とする特許請
   求の範囲第１項に記載の素子故障診断装置。