JPS5943633A - 入力回路装置 - Google Patents
入力回路装置Info
- Publication number
- JPS5943633A JPS5943633A JP15267682A JP15267682A JPS5943633A JP S5943633 A JPS5943633 A JP S5943633A JP 15267682 A JP15267682 A JP 15267682A JP 15267682 A JP15267682 A JP 15267682A JP S5943633 A JPS5943633 A JP S5943633A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- circuit device
- terminal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、入力回路装置に関し、例えばタイマあるいは
カウンタ等のデジタル回路装置の入力部における電力消
費を低減することが可能な入力回路装置に関する。
カウンタ等のデジタル回路装置の入力部における電力消
費を低減することが可能な入力回路装置に関する。
（発明の背景）
従来、タイマあるいはカウンタ等のデジタル回路装置に
信号を入力する場合には、第１図のような構成が用いら
れていた。即ち同図に示すように、デジタル回路装置の
入力端子ＩＮにプルアップ抵抗２を接続するとともに該
入力端子ＩＮを機械的な接点またはトランジスタ等によ
って構成されるスイッチ３により短絡または開放してい
た。この場合、デジタル回路装置上はＣ−ＭＯＳＩＣに
よって構成し出力端子ＯＵＴに接続された出力回路４も
ＭＯＳＦＥＴを含む回路溝成とすることによって低消費
電力化し、電源５も内蔵の小型電池で構成していた。こ
のような構成によりデジタル回路装置を小型軽量化し、
使用上の利便を図っていた。
信号を入力する場合には、第１図のような構成が用いら
れていた。即ち同図に示すように、デジタル回路装置の
入力端子ＩＮにプルアップ抵抗２を接続するとともに該
入力端子ＩＮを機械的な接点またはトランジスタ等によ
って構成されるスイッチ３により短絡または開放してい
た。この場合、デジタル回路装置上はＣ−ＭＯＳＩＣに
よって構成し出力端子ＯＵＴに接続された出力回路４も
ＭＯＳＦＥＴを含む回路溝成とすることによって低消費
電力化し、電源５も内蔵の小型電池で構成していた。こ
のような構成によりデジタル回路装置を小型軽量化し、
使用上の利便を図っていた。
しかしながら、前記従来形においては、入力端子ＩＮが
スイッチ３により短絡された時にプルアップ抵抗２を介
して入力回路部に電流ＩＲが流れ、電池の寿命を短くす
るという不都合があった。一例としてデジタル回路装置
１をＣ−ＭＯＳＬＳＩを使用して構成することにより電
圧３Ｖ、電流５μＡとすることができるが、入力回路部
はプルアップ抵抗２の大きさを例えば１００ＫΩとして
もＩＲ＝３Ｖ／１００ＫΩ＝３０μＡとなり、入力回路
部においてかなり大きな電流が消費される。入力回路部
における電流消費を減少させるためにはプルアップ抵抗
２の抵抗値をできるだけ大きくする方法がとられるが、
プルアップ抵抗２即ち入力抵抗を大きくすると入力部の
耐ノイズ性が悪くなるという不都合があった。特にデジ
タル回路装置が制御機器として制御盤等に使用される場
合には、入力信号が比較的長い入力信号線を介して印加
されるため入力部における耐ノイズ性は要求されていた
。
スイッチ３により短絡された時にプルアップ抵抗２を介
して入力回路部に電流ＩＲが流れ、電池の寿命を短くす
るという不都合があった。一例としてデジタル回路装置
１をＣ−ＭＯＳＬＳＩを使用して構成することにより電
圧３Ｖ、電流５μＡとすることができるが、入力回路部
はプルアップ抵抗２の大きさを例えば１００ＫΩとして
もＩＲ＝３Ｖ／１００ＫΩ＝３０μＡとなり、入力回路
部においてかなり大きな電流が消費される。入力回路部
における電流消費を減少させるためにはプルアップ抵抗
２の抵抗値をできるだけ大きくする方法がとられるが、
プルアップ抵抗２即ち入力抵抗を大きくすると入力部の
耐ノイズ性が悪くなるという不都合があった。特にデジ
タル回路装置が制御機器として制御盤等に使用される場
合には、入力信号が比較的長い入力信号線を介して印加
されるため入力部における耐ノイズ性は要求されていた
。
（発明の目的）
本発明の目的は、前述の従来形における問題点に鑑み、
デジタル回路装置に入力信号を印加するための入力回路
装置において、消費電力を軽減するとともに耐ノイズ性
を強化することにある。
デジタル回路装置に入力信号を印加するための入力回路
装置において、消費電力を軽減するとともに耐ノイズ性
を強化することにある。
（発明の構成および効果）
本発明は、デジタル回路装置に入力信号を印加するため
の入力回路装置において、入力信号をパルス化するゲー
ト回路およびパルス化された入力信号のデータが所定個
数同じである場合のみ入力信号に対応する出力信号を出
力するパルスフィルタ回路を用いるという構想に基づく
ものであり、デジタル回路装置の入力部における電力消
費を低減するとともにノイズ耐性を強化することができ
るという効果を有する。
の入力回路装置において、入力信号をパルス化するゲー
ト回路およびパルス化された入力信号のデータが所定個
数同じである場合のみ入力信号に対応する出力信号を出
力するパルスフィルタ回路を用いるという構想に基づく
ものであり、デジタル回路装置の入力部における電力消
費を低減するとともにノイズ耐性を強化することができ
るという効果を有する。
（発明の実施例）
以下図面により本発明の実施例を説明する。第２図は本
発明の１実施例に係わる入力回路装置の構成を示す。同
図の装置においては、外部入力端子（Ａ点）から例えば
トランスファゲート等のゲート回路６およびデジタルパ
ルスフィルタ７を介してデジタル回路装置８の入力端子
ＩＮ（Ｃ点）に信号が供給されるように接続されている
。またデジタルパルスフィルタ７の入力端子Ｄと直流電
源９の負電圧端子との間には抵抗１０が接続されている
。ゲート回路６の制御入カおよびデジタルパルスフィル
タ７のクロック入力端子ＣＫにはそれぞれデジタル回路
装置８から互いに位相差を有するクロック信号φ１およ
びφ２が供給されている。
発明の１実施例に係わる入力回路装置の構成を示す。同
図の装置においては、外部入力端子（Ａ点）から例えば
トランスファゲート等のゲート回路６およびデジタルパ
ルスフィルタ７を介してデジタル回路装置８の入力端子
ＩＮ（Ｃ点）に信号が供給されるように接続されている
。またデジタルパルスフィルタ７の入力端子Ｄと直流電
源９の負電圧端子との間には抵抗１０が接続されている
。ゲート回路６の制御入カおよびデジタルパルスフィル
タ７のクロック入力端子ＣＫにはそれぞれデジタル回路
装置８から互いに位相差を有するクロック信号φ１およ
びφ２が供給されている。
また、外部入力端子と直流電源９の正電圧端子に接続さ
れた共通外部端子Ｄとの間には機械的接点またはトラン
ジスタ等によって構成されるスイッチ１１が接続されて
いる。
れた共通外部端子Ｄとの間には機械的接点またはトラン
ジスタ等によって構成されるスイッチ１１が接続されて
いる。
第３図の波形図を参照して第２図の装置の動作を説明す
る。外部入力端子Ａのレベルはスイッチ１１が短絡され
ると高レベルとなり、スイッチ１１が開放状態になると
低レベルとなる。外部入力端子Ａの電圧が第３図に示す
ように変化する場合に、デジタル回路装置８からのクロ
ック信号φ１よりゲート回路６がオンオフされるものと
する。これにより、デジタルパルスフィルタ７の入力端
子Ｄ、即ちＢ点におけるレベルは外部入力端子Ａにおけ
るレベルが高くかつクロック信号φ１が高レべルの場合
のみ高レベルとなる信号となる。
る。外部入力端子Ａのレベルはスイッチ１１が短絡され
ると高レベルとなり、スイッチ１１が開放状態になると
低レベルとなる。外部入力端子Ａの電圧が第３図に示す
ように変化する場合に、デジタル回路装置８からのクロ
ック信号φ１よりゲート回路６がオンオフされるものと
する。これにより、デジタルパルスフィルタ７の入力端
子Ｄ、即ちＢ点におけるレベルは外部入力端子Ａにおけ
るレベルが高くかつクロック信号φ１が高レべルの場合
のみ高レベルとなる信号となる。
クロック信号φ１のバルス幅をｔ、周期をＴとすると、
入力電流ＩＲがパルス化され従来形の場合に比してｔ／
Ｔに低減される。次に、このようにしてパルス化された
入力信号（Ｂ点）をクロック信号φ１よりも例えばｔ／
２だけ位相遅延したクロック信号φ２によって動作する
デジタルパルスフィルタ７に入力する。このデジタルパ
ルスフィルタ７は例えばクロック信号φ２の立上がり時
点における入力端子Ｄのデータが所定回数例えば３回連
続して同じであれば出力端子にその入カデータを出力す
るものである。従って、第３図に示すようにＣ点のレベ
ルは３個目のクロック信号φ２の立上がり時点で高レベ
ルに変化する。また、Ａ点における入力信号が低レベル
となってからＢ個目のクロック信号φ２の立上がり時点
で高レベルから低レベルに変化する。従って、外部から
のノイズがクロック信号φ２と同期してかつ所定回数以
上入力されない限り出力が変化しないので入力端子にお
ける耐ノイズ性を充分大きくすることが可能となる。
入力電流ＩＲがパルス化され従来形の場合に比してｔ／
Ｔに低減される。次に、このようにしてパルス化された
入力信号（Ｂ点）をクロック信号φ１よりも例えばｔ／
２だけ位相遅延したクロック信号φ２によって動作する
デジタルパルスフィルタ７に入力する。このデジタルパ
ルスフィルタ７は例えばクロック信号φ２の立上がり時
点における入力端子Ｄのデータが所定回数例えば３回連
続して同じであれば出力端子にその入カデータを出力す
るものである。従って、第３図に示すようにＣ点のレベ
ルは３個目のクロック信号φ２の立上がり時点で高レベ
ルに変化する。また、Ａ点における入力信号が低レベル
となってからＢ個目のクロック信号φ２の立上がり時点
で高レベルから低レベルに変化する。従って、外部から
のノイズがクロック信号φ２と同期してかつ所定回数以
上入力されない限り出力が変化しないので入力端子にお
ける耐ノイズ性を充分大きくすることが可能となる。
弟４図は、第２図におけるデジタルパルスフィルタ７の
詳細な構成例を示す。同図に示すように、デジタルパル
スフィルタは互いに直列接続された例えば３個のＤ型フ
リップフロップ３１，３２，３３，各Ｄ型フリップフロ
ップ３１，３２，３３の出力が入力されるアンドゲート
３７およびノアゲート３８、そしてＲＳフリップフロッ
プ３９等によって構成される。第４図においては入力端
子Ｄに印加された入力信号はクロック端子ＣＫに印加さ
れたクロックによって各Ｄ型フリップフロップ３１，３
２，３３に順次シフトされる。従って、入力信号が３個
のクロック信号の間以上にわたり高レベルの場合はすべ
てのＤ型フリップフロップ３１，３２，３３の出力が高
レベルとなり、アンドゲート３７の出力が高レベルとな
ることによってＲＳフリップフロップ３９がセットされ
出力Ｑが高レベルとなる。これに対して、入力信号が３
クロック以上の期間にわたり低レベルである場合はすべ
てのＤ型フリップフロップ３１，３２，３３の出力が低
レベルとなり、ノアゲート３８の出力が高レベルとなる
ためＲＳフリップフロップ３９の出力Ｑが低レベルとな
る。
詳細な構成例を示す。同図に示すように、デジタルパル
スフィルタは互いに直列接続された例えば３個のＤ型フ
リップフロップ３１，３２，３３，各Ｄ型フリップフロ
ップ３１，３２，３３の出力が入力されるアンドゲート
３７およびノアゲート３８、そしてＲＳフリップフロッ
プ３９等によって構成される。第４図においては入力端
子Ｄに印加された入力信号はクロック端子ＣＫに印加さ
れたクロックによって各Ｄ型フリップフロップ３１，３
２，３３に順次シフトされる。従って、入力信号が３個
のクロック信号の間以上にわたり高レベルの場合はすべ
てのＤ型フリップフロップ３１，３２，３３の出力が高
レベルとなり、アンドゲート３７の出力が高レベルとな
ることによってＲＳフリップフロップ３９がセットされ
出力Ｑが高レベルとなる。これに対して、入力信号が３
クロック以上の期間にわたり低レベルである場合はすべ
てのＤ型フリップフロップ３１，３２，３３の出力が低
レベルとなり、ノアゲート３８の出力が高レベルとなる
ためＲＳフリップフロップ３９の出力Ｑが低レベルとな
る。
第５図は、第４図の回路の動作波形を示す。同図から明
らかなように第４図の回路は入力端子Ｄにおける入力信
号がクロック端子ＣＫにおけるクロック信号の３個分以
上連続して同一レベルとなった場合のみ該入力信号と同
一レベルの出力信号が出力端子Ｑに出力されている。
らかなように第４図の回路は入力端子Ｄにおける入力信
号がクロック端子ＣＫにおけるクロック信号の３個分以
上連続して同一レベルとなった場合のみ該入力信号と同
一レベルの出力信号が出力端子Ｑに出力されている。
第１図は、従来形の入力回路装置の構成を示すためのブ
ロック回路図、第２図は本発明の１実施例に係わる入力
回路装置の構成を示すプロック回路図、第３図は第２図
の装置の動作を説明するための波形図、第４図は第２図
の装置に用いられているデジタルパルスフィルタの詳細
な構成を示すブロック回路図、そして第５図は第４図の
回路の動作を説明するための波形図である。 １・・・デジタル回路装置、２・・・プルアップ抵抗、
３・・・スイッチ、４・・・出力回路、５・・・直流電
源、６・・ゲート回路、７・・・デジタルパルスフィル
タ、８・・・デジタル回路装置、９・・・直流電源、１
０・・・抵抗、１１・・・スイッチ、３１，３２，３３
・・・Ｄ型フリップフロップ、３７・・・アンドゲート
、３８・・ノアゲート、３９・・・ＲＳフリップフロッ
プ。 特許出願人 立石電機株式会社
ロック回路図、第２図は本発明の１実施例に係わる入力
回路装置の構成を示すプロック回路図、第３図は第２図
の装置の動作を説明するための波形図、第４図は第２図
の装置に用いられているデジタルパルスフィルタの詳細
な構成を示すブロック回路図、そして第５図は第４図の
回路の動作を説明するための波形図である。 １・・・デジタル回路装置、２・・・プルアップ抵抗、
３・・・スイッチ、４・・・出力回路、５・・・直流電
源、６・・ゲート回路、７・・・デジタルパルスフィル
タ、８・・・デジタル回路装置、９・・・直流電源、１
０・・・抵抗、１１・・・スイッチ、３１，３２，３３
・・・Ｄ型フリップフロップ、３７・・・アンドゲート
、３８・・ノアゲート、３９・・・ＲＳフリップフロッ
プ。 特許出願人 立石電機株式会社
Claims (1)
- 入力端子に直列接続され入力信号を第１のクロック信号
でサンブリングしてパルス化するゲート回路および該ゲ
ート回路とデジタル回路装置の間に接続され第１のクロ
ック信号と位相が異なる第２のクロック信号で動作する
パルスフィルタ回路を具備し、該パルスフィルタ回路は
前記ゲート回路によってバルス化された入力信号のデー
タが所定個数同じである場合にのみ該入力信号に対応す
る出力信号をデジタル回路装置に入力し、それによりデ
ジタル回路装置の入力部における電力消費を低減すると
ともにノイズ耐性を強化したことを特徴とする入力回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267682A JPS5943633A (ja) | 1982-09-03 | 1982-09-03 | 入力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267682A JPS5943633A (ja) | 1982-09-03 | 1982-09-03 | 入力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943633A true JPS5943633A (ja) | 1984-03-10 |
| JPH0211181B2 JPH0211181B2 (ja) | 1990-03-13 |
Family
ID=15545667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15267682A Granted JPS5943633A (ja) | 1982-09-03 | 1982-09-03 | 入力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943633A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139667A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5568739A (en) * | 1978-11-16 | 1980-05-23 | Mitsubishi Electric Corp | Preset circuit |
-
1982
- 1982-09-03 JP JP15267682A patent/JPS5943633A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139667A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5568739A (en) * | 1978-11-16 | 1980-05-23 | Mitsubishi Electric Corp | Preset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0211181B2 (ja) | 1990-03-13 |
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