JPS5943782B2 - 最大値検出回路装置 - Google Patents
最大値検出回路装置Info
- Publication number
- JPS5943782B2 JPS5943782B2 JP11857579A JP11857579A JPS5943782B2 JP S5943782 B2 JPS5943782 B2 JP S5943782B2 JP 11857579 A JP11857579 A JP 11857579A JP 11857579 A JP11857579 A JP 11857579A JP S5943782 B2 JPS5943782 B2 JP S5943782B2
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- JP
- Japan
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- circuit
- data
- terminal
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- 238000001514 detection method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は複数のディジタルデータ群の中から最大レベル
のデータを検出する最大値検出回路装置に関する。
のデータを検出する最大値検出回路装置に関する。
従来より、割り込みレベルが一つしかないマイクロコン
ピュータでは、外部に割り込み発生回路を設けて、複数
の割り込みを実行できるようにしている。
ピュータでは、外部に割り込み発生回路を設けて、複数
の割り込みを実行できるようにしている。
この割り込み発生回路は複数の割り込みが同時に発生し
た場合に、その重要度に応じて優先順位を決め、優先順
位の高い順に割り込み処理を行わせマイクロコンピュー
タの動作に支障を生じないようにしている。この割り込
み優先順位の判定には一般に、プライオリテイ・エンコ
ーダが用いられ、複数の割り込み要求端子を設け、上位
割り込み要求端子を選択することによつて割り込みを優
先するようにしている。ところが、このような割り込み
要求は各端子に一意的に接続されているため、例えば電
源の瞬断を検出して処理途中のデータをメモリに退避し
、プログラムの破壊を防ぐための割り込み要求のように
絶対的に優先順位が決まるものに対しては好適であるが
、データの値が刻々変化するような信号の、あるデータ
の値に対して割り込みをかけたい場合や、複数の端末を
任意に選択したい場合には短時間で、複数のデータの最
大値を検出することのできる最大値検出回路装置が望ま
れていた。
た場合に、その重要度に応じて優先順位を決め、優先順
位の高い順に割り込み処理を行わせマイクロコンピュー
タの動作に支障を生じないようにしている。この割り込
み優先順位の判定には一般に、プライオリテイ・エンコ
ーダが用いられ、複数の割り込み要求端子を設け、上位
割り込み要求端子を選択することによつて割り込みを優
先するようにしている。ところが、このような割り込み
要求は各端子に一意的に接続されているため、例えば電
源の瞬断を検出して処理途中のデータをメモリに退避し
、プログラムの破壊を防ぐための割り込み要求のように
絶対的に優先順位が決まるものに対しては好適であるが
、データの値が刻々変化するような信号の、あるデータ
の値に対して割り込みをかけたい場合や、複数の端末を
任意に選択したい場合には短時間で、複数のデータの最
大値を検出することのできる最大値検出回路装置が望ま
れていた。
本発明は上記問題点に鑑み提案されたもので、複数のデ
ータ群の中から最大レベルのデータを検出することがで
きる最大値検出回路装置を提供する。以下に本発明を図
面に従つて説明する。
ータ群の中から最大レベルのデータを検出することがで
きる最大値検出回路装置を提供する。以下に本発明を図
面に従つて説明する。
第１図は最大値検出回路装置の基本回路を、第２図は第
１図に示した基本回路を複数個並列接続して複数の入力
を設定するようにしたものである。
１図に示した基本回路を複数個並列接続して複数の入力
を設定するようにしたものである。
図において、Ａは最大値検出回路装置の基本回路で、Ｕ
１〜Ｕ４はエクスクルシブＯＲ回路（ＥＸ一ＯＲ）、Ｕ
５は端子ＥをＯレベルにすることにより４ビットのデー
タをラッチするラッチ回路、Ｕ６〜Ｕ９はオープンコレ
クタのＮＡＮＤ回路、Ｕ１０〜Ｕ１３はエクスクルシブ
ＮＯＲ回路（ＥＸ一ＮＯＲ）、Ｕ，４〜Ｕｌ７はオープ
ンコレクタのＡＮＤ回路、Ｕｌ８はＲ−Ｓフリツプフロ
ツプ、ＲＯはＡＮＤ回路Ｕｌ４〜Ｕ，７の負荷抵抗を示
す。そしてＥＸ−０ＲＵ１〜Ｕ４の一方の入力をそれぞ
れデータ入力端子Ｅ８，Ｅ４，Ｅ２，Ｅｌに接続し、他
端をそれぞれ最大・最小選択端子Ｈ／Ｌに接続している
。そしてＥＸ−０ＲＵ１〜Ｕ４の各出力をラツチ回路Ｕ
５の入力１４，１３，１２，１１に接続し、各出力０４
，０３，０２，０１にそれぞれデータ入力信号を得て、
これをＮＡＮＤ回路Ｕ６〜Ｕ９の一方の入力及びＥＸ−
ＮＯＲＵ，Ｏ−Ｕｌ３の一方の入力に接続している。ま
たラツチ回路Ｕ，のラツチ端子Ｅを端子ＬＡＴＣＨに接
続している。そして、ＮＡＮＤＵ６〜Ｕ９をデータ出力
端子Ｄ８，Ｄ４，Ｄ２，Ｄｌにそれぞれ接続すると共に
ＥＸ−ＮＯＲＵｌＯ−Ｕｌ３の他の入力に接続している
。そしてＥＸ−ＮＯＲＵｌＯ−Ｕｌ３の出力をそれぞれ
ＡＮＤ回路Ｕｌ４〜Ｕｌ７の入力に接続し、各出力を共
通接続してＲ−ＳフリツプフロツプＵｌ８のセツト入力
Ｓに接続し、さらに抵抗Ｒ。を介して電源に接続してい
る。そしてフリツプフロツプＵｌ８のＱ出力をＮＡＮＤ
回路Ｕ６〜Ｕ，の他の入力にそれぞれ接続し、Ｑ出力を
検出出力端子Ｄ。に接続し、りセツト入力Ｒを端子ＲＥ
ＳＥＴに接続している。またＡＮＤ回路Ｕ，４〜Ｕ，７
の他の入力はそれぞれ端子Ｓ８，Ｓ４，Ｓ２，Ｓｌに接
続している。そして複数の基本回路Ａ、例えば３つの基
本回路Ａｌ，Ａ２，Ａ３の対応する各データ出力端子Ｄ
８，Ｄ４，Ｄ２，Ｄｌ及び端子Ｓ８，Ｓ４，Ｓ２，Ｓｌ
をそれぞれ接続し、端子ＲＥＳＥＴ及び端子Ｈ／Ｌを共
通接続している。端子Ｓ８，Ｓ４，Ｓ２，Ｓｌには単一
のサーチパルスを順次印加する。Ｒｌ，Ｒ２，Ｒ４，Ｒ
８はＮＡＮＤ回路Ｕ６〜Ｕ，の負荷抵抗を示す。以下に
動作を説明する。端子Ｈ／Ｌを１レベル保ち、端子ＲＥ
ＳＥＴにりセツトパルスを印加して初期状態を設定する
。そして仮に各基本回路Ａｌ，Ａ２，Ａ３にそれぞれ２
進表示の入力データ（１００１）（１０１０）（０１０
０）が印加されたものとすれば、ＥＸ−０ＲＵ１〜Ｕ４
の一方の入力は１レベルであるから各ＥＸ−０ＲＵ１〜
Ｕ４の出力には入力データと同じデータが表われ、端子
ＬＡＴＣＨにラツチ信号を与えることにより、各基本回
路Ａｌ，Ａ２，Ａ，のラツチ回路Ｕ５には（１００１）
（１０１０）（０１００）が格納される。そしてラツチ
回路Ｕ５の出力はフリツプフロツプＵ，８がりセツト状
態であるため、Ｑ出力は１レベルとなり、ＮＡＮＤ回路
Ｕ６〜Ｕ９は能動状態となり、ラツチ回路Ｕ５の出力レ
ベルを反転し、各基本回路Ａｌ，Ａ２，Ａ３のデータ出
力端子Ｄ８，Ｄ４，Ｄ２，Ｄｌのレベルはそれぞれ（０
１１０），（０１０１），（１０１１）となる。この信
号はオープンコレクタのＮＡＮＤ回路の各出力を共通接
続しているためワイアードＡＮＤ回路を形成し、３つの
基本回路Ａｌ，Ａ２，Ａ３の各データ出力端子のレベル
が全て１以外の時はＯレベルとなる。そのため各データ
出力端子Ｄ８，Ｄ４，Ｄ２，Ｄｌの共通接続線のレベル
は（０，０，０，０）となる。このレベルは同時にＥＸ
−ＮＯＲＵ，Ｏ−Ｕｌ３に印加されるが、最上位ビツト
に対応したＥＸ−ＮＯＲＵｌＯに着目すると、各基本回
路Ａｌ，Ａ２，Ａ３の各ＥＸ−ＮＯＲＵｌＯの入力レベ
ルはそれぞれ（１，０），（１，０），（０，０）とな
つているため、各出力レベルは０，０，１となる。従つ
て、基本回路Ａ３のＥＸ−ＮＯＲＵｌＯだけが出力を発
生し、端子Ｓ８にサーチパルスが与えられると、ＡＮＤ
回路Ｕｌ４の出力に１レベルの出力が発生してフリツプ
フロツプＵ，８を反転させＱ出力をＯレベルにする。す
るとＮＡＮＤ回路Ｕ６〜Ｕ，は不能動状態となり、デー
タ出力端子のレベルは全て１となる。この時点で各基本
回路Ａｌ，Ａ２，Ａ３のデータ出力端子のレベルはそれ
ぞれ（０，１，１，０）（０，１，０，１）（１，１，
１，１）となり、共通接続線のレベルはワイアードＡＮ
Ｄによつて（０，１，０，０）となる。このレベルは同
時にＥＸ−ＮＯＲＵｌＯ−Ｕｌ３に印加されるが、ＥＸ
−ＮＯＲＵｌｌに着目すると各基本回路Ａｌ，Ａ２，Ａ
３の各ＥＸ−ＮＯＲＵｌｌの入力レベルはそれぞれ（０
，１）（０，１）（１，１）となり、各出力レベルは０
，０，１となるが端子Ｓ４にサーチパルスを与えても基
本回路Ａ３のフリツプフロツプＵｌ８はすでに反転して
いるから状態の変化はなく、共通接続線のレベルは（０
，１，０，０）のままである。そして次にＥＸ−ＮＯＲ
Ｕｌ２に着目すると、各ＥＸ−ＮＯＲＵｌ２の入カレベ
ルはそれぞれ（０，０）（０，１）（０，０）となり、
各出力レベルは１，０，１となるため、端子Ｓ２にサー
チパルスを与えると、新たに基本回路Ａ１のＡＮＤ回路
Ｕｌ６の出力レベルが１となり、フリツプフロツプＵｌ
８を反転させＮＡＮＤ回路Ｕ６〜Ｕ９を不能動状態にし
て、データ出力端子のレベルを全て１にする。この時点
で各基本回路Ａｌ，Ａ２，Ａ３のデータ出力端子のレベ
ルはそれぞれ（１，１，１，１）（０，１，０，１）（
１，１，１，１）となり、共通接続線のレベルは（０，
１，０，１）となる。次に最下位ビツトのＥＸＮＯＲＵ
ｌ３に着目すると、各基本回路Ａ，，Ａ２，Ａ３の各Ｅ
Ｘ−ＮＯＲＵｌ３の入力レベルはそれぞれ（１，１）（
０，１）（０，１）となり各出力レベルは１，０，０と
なり、端子Ｓ１にサーチパルスを与えても基本回路Ａ，
のフリツプフロツプＵｌ８はすでに反転しているから状
態の変化はなく、共通接続線のレベルは（０，１，０，
１）となる。この共通接続線のレベルは各基本回路Ａ，
，Ａ２，Ａ３に与えた入力の最大値（１，０，１，０）
の反転値であるから、共通接続線の出力レベルを反転さ
せることにより、最大値を検出できる。入力データの最
小値を検出するには端子Ｈ／ＬをＯレベルに保ち、端子
ＲＥＳＥＴにりセツトパルスを印加して初期状態を設定
して、以下最大値検出と同様の手順でデータ出力端子Ｄ
８，Ｄ４，Ｄ２，Ｄｌに最小値が得られる。
１〜Ｕ４はエクスクルシブＯＲ回路（ＥＸ一ＯＲ）、Ｕ
５は端子ＥをＯレベルにすることにより４ビットのデー
タをラッチするラッチ回路、Ｕ６〜Ｕ９はオープンコレ
クタのＮＡＮＤ回路、Ｕ１０〜Ｕ１３はエクスクルシブ
ＮＯＲ回路（ＥＸ一ＮＯＲ）、Ｕ，４〜Ｕｌ７はオープ
ンコレクタのＡＮＤ回路、Ｕｌ８はＲ−Ｓフリツプフロ
ツプ、ＲＯはＡＮＤ回路Ｕｌ４〜Ｕ，７の負荷抵抗を示
す。そしてＥＸ−０ＲＵ１〜Ｕ４の一方の入力をそれぞ
れデータ入力端子Ｅ８，Ｅ４，Ｅ２，Ｅｌに接続し、他
端をそれぞれ最大・最小選択端子Ｈ／Ｌに接続している
。そしてＥＸ−０ＲＵ１〜Ｕ４の各出力をラツチ回路Ｕ
５の入力１４，１３，１２，１１に接続し、各出力０４
，０３，０２，０１にそれぞれデータ入力信号を得て、
これをＮＡＮＤ回路Ｕ６〜Ｕ９の一方の入力及びＥＸ−
ＮＯＲＵ，Ｏ−Ｕｌ３の一方の入力に接続している。ま
たラツチ回路Ｕ，のラツチ端子Ｅを端子ＬＡＴＣＨに接
続している。そして、ＮＡＮＤＵ６〜Ｕ９をデータ出力
端子Ｄ８，Ｄ４，Ｄ２，Ｄｌにそれぞれ接続すると共に
ＥＸ−ＮＯＲＵｌＯ−Ｕｌ３の他の入力に接続している
。そしてＥＸ−ＮＯＲＵｌＯ−Ｕｌ３の出力をそれぞれ
ＡＮＤ回路Ｕｌ４〜Ｕｌ７の入力に接続し、各出力を共
通接続してＲ−ＳフリツプフロツプＵｌ８のセツト入力
Ｓに接続し、さらに抵抗Ｒ。を介して電源に接続してい
る。そしてフリツプフロツプＵｌ８のＱ出力をＮＡＮＤ
回路Ｕ６〜Ｕ，の他の入力にそれぞれ接続し、Ｑ出力を
検出出力端子Ｄ。に接続し、りセツト入力Ｒを端子ＲＥ
ＳＥＴに接続している。またＡＮＤ回路Ｕ，４〜Ｕ，７
の他の入力はそれぞれ端子Ｓ８，Ｓ４，Ｓ２，Ｓｌに接
続している。そして複数の基本回路Ａ、例えば３つの基
本回路Ａｌ，Ａ２，Ａ３の対応する各データ出力端子Ｄ
８，Ｄ４，Ｄ２，Ｄｌ及び端子Ｓ８，Ｓ４，Ｓ２，Ｓｌ
をそれぞれ接続し、端子ＲＥＳＥＴ及び端子Ｈ／Ｌを共
通接続している。端子Ｓ８，Ｓ４，Ｓ２，Ｓｌには単一
のサーチパルスを順次印加する。Ｒｌ，Ｒ２，Ｒ４，Ｒ
８はＮＡＮＤ回路Ｕ６〜Ｕ，の負荷抵抗を示す。以下に
動作を説明する。端子Ｈ／Ｌを１レベル保ち、端子ＲＥ
ＳＥＴにりセツトパルスを印加して初期状態を設定する
。そして仮に各基本回路Ａｌ，Ａ２，Ａ３にそれぞれ２
進表示の入力データ（１００１）（１０１０）（０１０
０）が印加されたものとすれば、ＥＸ−０ＲＵ１〜Ｕ４
の一方の入力は１レベルであるから各ＥＸ−０ＲＵ１〜
Ｕ４の出力には入力データと同じデータが表われ、端子
ＬＡＴＣＨにラツチ信号を与えることにより、各基本回
路Ａｌ，Ａ２，Ａ，のラツチ回路Ｕ５には（１００１）
（１０１０）（０１００）が格納される。そしてラツチ
回路Ｕ５の出力はフリツプフロツプＵ，８がりセツト状
態であるため、Ｑ出力は１レベルとなり、ＮＡＮＤ回路
Ｕ６〜Ｕ９は能動状態となり、ラツチ回路Ｕ５の出力レ
ベルを反転し、各基本回路Ａｌ，Ａ２，Ａ３のデータ出
力端子Ｄ８，Ｄ４，Ｄ２，Ｄｌのレベルはそれぞれ（０
１１０），（０１０１），（１０１１）となる。この信
号はオープンコレクタのＮＡＮＤ回路の各出力を共通接
続しているためワイアードＡＮＤ回路を形成し、３つの
基本回路Ａｌ，Ａ２，Ａ３の各データ出力端子のレベル
が全て１以外の時はＯレベルとなる。そのため各データ
出力端子Ｄ８，Ｄ４，Ｄ２，Ｄｌの共通接続線のレベル
は（０，０，０，０）となる。このレベルは同時にＥＸ
−ＮＯＲＵ，Ｏ−Ｕｌ３に印加されるが、最上位ビツト
に対応したＥＸ−ＮＯＲＵｌＯに着目すると、各基本回
路Ａｌ，Ａ２，Ａ３の各ＥＸ−ＮＯＲＵｌＯの入力レベ
ルはそれぞれ（１，０），（１，０），（０，０）とな
つているため、各出力レベルは０，０，１となる。従つ
て、基本回路Ａ３のＥＸ−ＮＯＲＵｌＯだけが出力を発
生し、端子Ｓ８にサーチパルスが与えられると、ＡＮＤ
回路Ｕｌ４の出力に１レベルの出力が発生してフリツプ
フロツプＵ，８を反転させＱ出力をＯレベルにする。す
るとＮＡＮＤ回路Ｕ６〜Ｕ，は不能動状態となり、デー
タ出力端子のレベルは全て１となる。この時点で各基本
回路Ａｌ，Ａ２，Ａ３のデータ出力端子のレベルはそれ
ぞれ（０，１，１，０）（０，１，０，１）（１，１，
１，１）となり、共通接続線のレベルはワイアードＡＮ
Ｄによつて（０，１，０，０）となる。このレベルは同
時にＥＸ−ＮＯＲＵｌＯ−Ｕｌ３に印加されるが、ＥＸ
−ＮＯＲＵｌｌに着目すると各基本回路Ａｌ，Ａ２，Ａ
３の各ＥＸ−ＮＯＲＵｌｌの入力レベルはそれぞれ（０
，１）（０，１）（１，１）となり、各出力レベルは０
，０，１となるが端子Ｓ４にサーチパルスを与えても基
本回路Ａ３のフリツプフロツプＵｌ８はすでに反転して
いるから状態の変化はなく、共通接続線のレベルは（０
，１，０，０）のままである。そして次にＥＸ−ＮＯＲ
Ｕｌ２に着目すると、各ＥＸ−ＮＯＲＵｌ２の入カレベ
ルはそれぞれ（０，０）（０，１）（０，０）となり、
各出力レベルは１，０，１となるため、端子Ｓ２にサー
チパルスを与えると、新たに基本回路Ａ１のＡＮＤ回路
Ｕｌ６の出力レベルが１となり、フリツプフロツプＵｌ
８を反転させＮＡＮＤ回路Ｕ６〜Ｕ９を不能動状態にし
て、データ出力端子のレベルを全て１にする。この時点
で各基本回路Ａｌ，Ａ２，Ａ３のデータ出力端子のレベ
ルはそれぞれ（１，１，１，１）（０，１，０，１）（
１，１，１，１）となり、共通接続線のレベルは（０，
１，０，１）となる。次に最下位ビツトのＥＸＮＯＲＵ
ｌ３に着目すると、各基本回路Ａ，，Ａ２，Ａ３の各Ｅ
Ｘ−ＮＯＲＵｌ３の入力レベルはそれぞれ（１，１）（
０，１）（０，１）となり各出力レベルは１，０，０と
なり、端子Ｓ１にサーチパルスを与えても基本回路Ａ，
のフリツプフロツプＵｌ８はすでに反転しているから状
態の変化はなく、共通接続線のレベルは（０，１，０，
１）となる。この共通接続線のレベルは各基本回路Ａ，
，Ａ２，Ａ３に与えた入力の最大値（１，０，１，０）
の反転値であるから、共通接続線の出力レベルを反転さ
せることにより、最大値を検出できる。入力データの最
小値を検出するには端子Ｈ／ＬをＯレベルに保ち、端子
ＲＥＳＥＴにりセツトパルスを印加して初期状態を設定
して、以下最大値検出と同様の手順でデータ出力端子Ｄ
８，Ｄ４，Ｄ２，Ｄｌに最小値が得られる。
ただしこうして得られた最小値は反転せず入力データが
そのまま得られる。第３図は第２図のデータ出力端子の
各共通接続線に接続して、最大値及び最小値を任意に選
択するようにしたもので、各共通接続線をそれぞれＥＸ
−ＮＯＲＵ，，〜Ｕ２２の一方の入力に接続し他方の入
力を端子Ｈ／Ｌに接続している。
そのまま得られる。第３図は第２図のデータ出力端子の
各共通接続線に接続して、最大値及び最小値を任意に選
択するようにしたもので、各共通接続線をそれぞれＥＸ
−ＮＯＲＵ，，〜Ｕ２２の一方の入力に接続し他方の入
力を端子Ｈ／Ｌに接続している。
そして各ＥＸ−ＮＯＲＵｌ，〜Ｕ２２の出力を４ビツト
のラツチ回路Ｕ２３の入力に接続している。ラツチ回路
Ｕ２３のラツチ端子Ｅには端子Ｓ，にサーチパルスを与
えた後に、ラツチパルスを供給すればよい。これにより
、最大値の場合はレベル反転してラツチし、最小値の場
合はレベル反転せずそのままラツチでき、最大値及び最
小値を任意に選択してラツチできる。このように、本発
明によれば多くのデータ入力を最上位ビツトから順次最
下位ビツトまでレベル比較し、各ビツト毎にレベルが小
と判定されたものを除去することによりデータ入力の最
大値を検出するようにしたからｎビツトのデータに対し
て。
のラツチ回路Ｕ２３の入力に接続している。ラツチ回路
Ｕ２３のラツチ端子Ｅには端子Ｓ，にサーチパルスを与
えた後に、ラツチパルスを供給すればよい。これにより
、最大値の場合はレベル反転してラツチし、最小値の場
合はレベル反転せずそのままラツチでき、最大値及び最
小値を任意に選択してラツチできる。このように、本発
明によれば多くのデータ入力を最上位ビツトから順次最
下位ビツトまでレベル比較し、各ビツト毎にレベルが小
と判定されたものを除去することによりデータ入力の最
大値を検出するようにしたからｎビツトのデータに対し
て。
個のパルスでサーチするだけで最大値が検出できるから
、検出速度が速く、回路構成もきわめて簡単である。尚
、本発明は上記実施例に限定されることなく、例えば４
ビツトデータだけでなく任意ビツト数のデータにも適用
できる。
、検出速度が速く、回路構成もきわめて簡単である。尚
、本発明は上記実施例に限定されることなく、例えば４
ビツトデータだけでなく任意ビツト数のデータにも適用
できる。
また３つのデータだけでなく基本回路を増設することに
より任意数のデータでもよい。最大値のみ検出するので
あればＥＸ一０ＲＵ１〜Ｕ４は省略できるし、最小値の
み検出するのであればＥＸ−０ＲＵ１〜Ｕ４の代りにイ
ンバータを用いてもよい。また入力データの保持時間が
サーチパルスを端子Ｓ８，Ｓ４，Ｓ２，Ｓｌに順次印加
する時間より十分長ければラツチ回路Ｕ５は省略できる
。またフリツプフロツプＵｌ８のＱ出力Ｄ。は基本回路
の状態表示に用いることもできる。また、コンピユータ
の割り込み発生回路として用いる場合には、割り込み処
理後、ラツチ回路Ｕ，の内容をクリアして割り込み優先
順位の高い順に割り込み処理をさせることもできる。以
上のように本発明によれば、簡単な回路構成で、しかも
高速度で多入力データの最大値或は最小値を検出するこ
とができる。
より任意数のデータでもよい。最大値のみ検出するので
あればＥＸ一０ＲＵ１〜Ｕ４は省略できるし、最小値の
み検出するのであればＥＸ−０ＲＵ１〜Ｕ４の代りにイ
ンバータを用いてもよい。また入力データの保持時間が
サーチパルスを端子Ｓ８，Ｓ４，Ｓ２，Ｓｌに順次印加
する時間より十分長ければラツチ回路Ｕ５は省略できる
。またフリツプフロツプＵｌ８のＱ出力Ｄ。は基本回路
の状態表示に用いることもできる。また、コンピユータ
の割り込み発生回路として用いる場合には、割り込み処
理後、ラツチ回路Ｕ，の内容をクリアして割り込み優先
順位の高い順に割り込み処理をさせることもできる。以
上のように本発明によれば、簡単な回路構成で、しかも
高速度で多入力データの最大値或は最小値を検出するこ
とができる。
第１図は本発明による最大値検出回路装置の基本回路図
、第２図は複数の入力を設定するための接続図、第３図
は最大値及び最小値を任意に設定するための付加装置の
一例を示す回路図である。
、第２図は複数の入力を設定するための接続図、第３図
は最大値及び最小値を任意に設定するための付加装置の
一例を示す回路図である。
Claims (1)
- １ ２入力形エクスクルシブＮＯＲ回路の、一方の入力
をデータ入力信号及び２入力形ＮＡＮＤ回路の一方の入
力に、他方の入力をデータ出力端子及び上記ＮＡＮＤ回
路の出力にそれぞれ接続し、エクスクルシブＮＯＲ回路
の出力を２入力形ＡＮＤ回路の一方の入力に接続し、Ａ
ＮＤ回路の他の入力をサーチパルス端子に接続したもの
を、入力データのビット数に対応して設け、各ＡＮＤ回
路の出力の論理和を得て、これをＲＳフリップフロップ
のセット入力に接続し、ＲＳフリップフロップの＠Ｑ＠
出力を各ＮＡＮＤ回路の他の入力に接続したものを、入
力データ数に対応して設け、同一ビット位の各出力端子
及びサーチパルス端子をそれぞれ接続し、各フリップフ
ロップのリセット入力を共通接続し、フリップフロップ
をリセットして後、サーチパルス端子の高位ビット側端
子から順次単一パルスを与えることにより、データ出力
端子に入力データの最大値を検出するようにしたことを
特徴とする最大値検出回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11857579A JPS5943782B2 (ja) | 1979-09-13 | 1979-09-13 | 最大値検出回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11857579A JPS5943782B2 (ja) | 1979-09-13 | 1979-09-13 | 最大値検出回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642851A JPS5642851A (en) | 1981-04-21 |
| JPS5943782B2 true JPS5943782B2 (ja) | 1984-10-24 |
Family
ID=14739981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11857579A Expired JPS5943782B2 (ja) | 1979-09-13 | 1979-09-13 | 最大値検出回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345083U (ja) * | 1986-09-11 | 1988-03-26 |
-
1979
- 1979-09-13 JP JP11857579A patent/JPS5943782B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345083U (ja) * | 1986-09-11 | 1988-03-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642851A (en) | 1981-04-21 |
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