JPS5944843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5944843A JPS5944843A JP57157253A JP15725382A JPS5944843A JP S5944843 A JPS5944843 A JP S5944843A JP 57157253 A JP57157253 A JP 57157253A JP 15725382 A JP15725382 A JP 15725382A JP S5944843 A JPS5944843 A JP S5944843A
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- JP
- Japan
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- transistors
- channel
- type
- transistor
- circuit
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に係り、特にマスタース
ライス方式ゲートアレイＬＳＩにおいて用いられる相補
型内部論理機能素子の構成方式の改良に関するものであ
る。
ライス方式ゲートアレイＬＳＩにおいて用いられる相補
型内部論理機能素子の構成方式の改良に関するものであ
る。
一般に上記方式のゲートアレイは、第１図に示すように
、シリコンチップ（ｌＯｌ）の周辺にＬＳＩ外部回路と
後述する内部回路を接続する入出力回路（１０２）およ
び、入出力回路（１０２）の内側にトランジスタのゲー
トをアレイ状に配列し、この内部ゲートを第１層アルミ
および第２層アルミによυ配線して内部論理機能素子の
集合体である内部回路（１０３）とにより構成され、内
部回路（１０３）の上側と下側に隣接して配線帯領域が
設けられているものである。なお、内部回路（１０３）
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
Ｏ８）ランジスタからなる複数個の対をなしてこれら６
対の間に分離領域を設けることなく互いに隣接する６対
についてＰチャンネル、ＮチャンネルＭＯ８）ランジス
タがそれぞれ相隣合って並ぶように構成され、上記複数
個の対のうち所定個数の対を用いて論理機能を有する機
能素子が構成されている。
、シリコンチップ（ｌＯｌ）の周辺にＬＳＩ外部回路と
後述する内部回路を接続する入出力回路（１０２）およ
び、入出力回路（１０２）の内側にトランジスタのゲー
トをアレイ状に配列し、この内部ゲートを第１層アルミ
および第２層アルミによυ配線して内部論理機能素子の
集合体である内部回路（１０３）とにより構成され、内
部回路（１０３）の上側と下側に隣接して配線帯領域が
設けられているものである。なお、内部回路（１０３）
は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
Ｏ８）ランジスタからなる複数個の対をなしてこれら６
対の間に分離領域を設けることなく互いに隣接する６対
についてＰチャンネル、ＮチャンネルＭＯ８）ランジス
タがそれぞれ相隣合って並ぶように構成され、上記複数
個の対のうち所定個数の対を用いて論理機能を有する機
能素子が構成されている。
第２図は第１図における回路の一例を示す従来の３ステ
一トバツフア回路のシリコンチップ上のパターンの平面
図、第３図は同じく３ステ一トバツフア回路の論理回路
図および第４図はその等価回路図であシ、第２図におい
て右上シの斜線部分は第１層アルミ配線（第１アルミと
略す）を、左上シの斜線部分は第２層アルミ配線（第２
アルミと略す）を示し、そしてＸ印部分はコンタクトホ
ール（コンタクトと略す）を示している。これらの図に
おいて、（１） 、 （３） 、 （５） 、 （７）
、 （９１、（１１）および（１３）はシリコンチッ
プの一部に列状に配列されるＰチャンネルＭＯ８）ラン
ジスタ（以下、Ｐ型トランジスタト略す）、（２）、（
４Ｌ（６）、 （８）、＜１０）、（１２１オ、１：
（＃４）ＩｒＪｌ記各ＰチャンネルＭＯ８）ランジスタ
とそれぞれ対をなすように互に隣接して列状に配列され
るＮチャンネルＭＯ８）ランジスタ（以下、Ｎ型トラン
ジスタと略す）、ａっは入力端子、θｅはコントロール
端子、ａ７）は出力端子、α（至）は正電源電圧ＶＤＤ
が印加される電源端子と接続されるアルミなどの電源配
線、α■は負電源電圧ＶＳＳが印加される電源端子と接
続されるアルミなどの電源配線である。また、ＱυはＰ
型トランジスタ（３） 、 （５）とＮ型トランジスタ
（Ｊ 、 （６）からなる２人力ナンド（ＮＡＮＤ）回
路、０４はＰ型トランジスタ（１）とＮ型トランジスタ
（２）からなるインバータ、（ハ）はＰ型トランジスタ
（７） 、 （９）とＮ型トランジスタ（８） 、 Ｑ
Ｏからなる２人力ノア（Ｎｏｒｔ）回路、Ｃ４）はＰ型
トランジスタａυ、 （１３）からなるＰチャンネル出
力トランジスタ、ｃ！■はＮ型トランジスタａ’ａ 、
ａ４）からなるＮチャンネル出力トランジスタである
。
一トバツフア回路のシリコンチップ上のパターンの平面
図、第３図は同じく３ステ一トバツフア回路の論理回路
図および第４図はその等価回路図であシ、第２図におい
て右上シの斜線部分は第１層アルミ配線（第１アルミと
略す）を、左上シの斜線部分は第２層アルミ配線（第２
アルミと略す）を示し、そしてＸ印部分はコンタクトホ
ール（コンタクトと略す）を示している。これらの図に
おいて、（１） 、 （３） 、 （５） 、 （７）
、 （９１、（１１）および（１３）はシリコンチッ
プの一部に列状に配列されるＰチャンネルＭＯ８）ラン
ジスタ（以下、Ｐ型トランジスタト略す）、（２）、（
４Ｌ（６）、 （８）、＜１０）、（１２１オ、１：
（＃４）ＩｒＪｌ記各ＰチャンネルＭＯ８）ランジスタ
とそれぞれ対をなすように互に隣接して列状に配列され
るＮチャンネルＭＯ８）ランジスタ（以下、Ｎ型トラン
ジスタと略す）、ａっは入力端子、θｅはコントロール
端子、ａ７）は出力端子、α（至）は正電源電圧ＶＤＤ
が印加される電源端子と接続されるアルミなどの電源配
線、α■は負電源電圧ＶＳＳが印加される電源端子と接
続されるアルミなどの電源配線である。また、ＱυはＰ
型トランジスタ（３） 、 （５）とＮ型トランジスタ
（Ｊ 、 （６）からなる２人力ナンド（ＮＡＮＤ）回
路、０４はＰ型トランジスタ（１）とＮ型トランジスタ
（２）からなるインバータ、（ハ）はＰ型トランジスタ
（７） 、 （９）とＮ型トランジスタ（８） 、 Ｑ
Ｏからなる２人力ノア（Ｎｏｒｔ）回路、Ｃ４）はＰ型
トランジスタａυ、 （１３）からなるＰチャンネル出
力トランジスタ、ｃ！■はＮ型トランジスタａ’ａ 、
ａ４）からなるＮチャンネル出力トランジスタである
。
ここで、コントロール端子０ｅは、第１アルミと分離さ
れた第２アルミ０１）、第１アルミと第２アルミを接続
するスルーホールＧ湯、第１アルミとＰ型およびＮ型ト
ランジスタ（１） 、 （２）のコンタクト０１゜０４
）を通して各トランジスタ（１） 、 （２）のゲート
に接続され、これらトランジスタ（１） 、 （２）で
構成されるインバータ（２３の入力側に接続されるとと
もに、Ｐ型。
れた第２アルミ０１）、第１アルミと第２アルミを接続
するスルーホールＧ湯、第１アルミとＰ型およびＮ型ト
ランジスタ（１） 、 （２）のコンタクト０１゜０４
）を通して各トランジスタ（１） 、 （２）のゲート
に接続され、これらトランジスタ（１） 、 （２）で
構成されるインバータ（２３の入力側に接続されるとと
もに、Ｐ型。
Ｎ型トランジスタ（η〜００）で構成される２人力ノア
回路（２，１の一方の入力側、すなわち第１アルミ＜３
７）。
回路（２，１の一方の入力側、すなわち第１アルミ＜３
７）。
コンタクト０ωおよび（３Ｇ）を通してＰ型、Ｎ型トラ
ンジスタ（７） 、 （８）のゲートに接続される。そ
して、このもう一方の入力側つまりＰ型、Ｎ型トランジ
スタ（９） 、 （ｏ）の各ゲートには入力端子０ωか
ら第２アルミ０樟、スルホール（４１，第１アルミ艷お
よびコンタク） （４１） 、 （４２１を通して接続
されている。この入力端子（１ωは、Ｐ型、Ｎ型トラン
ジスタ（３）〜（６）で構成される２人力ナンド回路ｅ
υの一方の入力側、すなわち第１アルミ０１よりコンタ
クトＧ１３ 、 （４４）を通してＰ型およびＮ型トラ
ンジスタ（３） 、 （４Ｊの各ゲートに接続される。
ンジスタ（７） 、 （８）のゲートに接続される。そ
して、このもう一方の入力側つまりＰ型、Ｎ型トランジ
スタ（９） 、 （ｏ）の各ゲートには入力端子０ωか
ら第２アルミ０樟、スルホール（４１，第１アルミ艷お
よびコンタク） （４１） 、 （４２１を通して接続
されている。この入力端子（１ωは、Ｐ型、Ｎ型トラン
ジスタ（３）〜（６）で構成される２人力ナンド回路ｅ
υの一方の入力側、すなわち第１アルミ０１よりコンタ
クトＧ１３ 、 （４４）を通してＰ型およびＮ型トラ
ンジスタ（３） 、 （４Ｊの各ゲートに接続される。
さらに、２人力ナンド回路ＣＤの他方の入力側つｔ！ｌ
ｌｐ型、Ｎ型トランジスタ（５） 、 （６）のゲート
はインバータ（２邊の出力側つまりＰ型、Ｎ型トランジ
スタ（１） 、 （２）の各ドレイン（４！ｉｔ 、
（４Ｇ）がコンタクト（４７） 、 （４Ｓおよび第１
アルミ（４１力を経てコンタクト０へ６１）を通して接
続されている。
ｌｐ型、Ｎ型トランジスタ（５） 、 （６）のゲート
はインバータ（２邊の出力側つまりＰ型、Ｎ型トランジ
スタ（１） 、 （２）の各ドレイン（４！ｉｔ 、
（４Ｇ）がコンタクト（４７） 、 （４Ｓおよび第１
アルミ（４１力を経てコンタクト０へ６１）を通して接
続されている。
また、２人力ナンド回路（２Ｉ）の出力側すなわちＮ型
トランジスタ（６）のドレインりおよびＰ型トランジス
タ（３）’、 （５）のドレイン５３１はコンタクトｅ
５４） 、 ａｓ）および第１アルミを経て、Ｐ型トラ
ンジスタ（ＩＩ） ｔ、 （＋３１から構成されるＰチ
ャンネル出力トランジスタ（２４）のゲートつまシコン
タクト（５６） 、 ６７）を通してＰ型トランジスタ
α０菖ｌのゲートに接続される。そして、２人力ノア回
路Ｃ２漕の出力側、すなわちＰ型トランジスタ（９）の
ドレイン６槌はコンタクト６ｊ、第１アルミと第２アル
ミのスルーホール釦０）を通して第２アルミＩＯ，スル
ーホール鏝に接続されるとともに、Ｎ型トランジスタ（
８） 、 （１０）のドレイン（６３１はコンタク）
、（６４）を通して第１アルミを経てＮ型トランジスタ
（１２，θ４）から構成されるＮチャンネル出力トラン
ジスタ（２つのゲートつま＃）Ｎ型トランジスタθａ
、 （１４１のゲートにコンタクト［Ｆ］■−頭を通し
て接続されている。壕だ、上記各出力トランジスタ＆４
） 、 （２つのドレインすなわちＰ型トランジスタａ
υおよび０階のドレイン（７（ｉ）はコンタクト（６７
）、第１アルミ鏝およびスルーホール（６俤を通し、一
方Ｎ型トランジスタａ乃およびＱ４）のドレインσ０）
はコンタクト（７１）、 スルホール（７２１を通し
て第２アルミ（７３）により出力端子αηに接続されて
いる。なお、Ｐ型トランジスタ＜１１） 、θりのソー
スは正電源電圧ＶＤＤが印加される電源配線（１ｆ０に
。
トランジスタ（６）のドレインりおよびＰ型トランジス
タ（３）’、 （５）のドレイン５３１はコンタクトｅ
５４） 、 ａｓ）および第１アルミを経て、Ｐ型トラ
ンジスタ（ＩＩ） ｔ、 （＋３１から構成されるＰチ
ャンネル出力トランジスタ（２４）のゲートつまシコン
タクト（５６） 、 ６７）を通してＰ型トランジスタ
α０菖ｌのゲートに接続される。そして、２人力ノア回
路Ｃ２漕の出力側、すなわちＰ型トランジスタ（９）の
ドレイン６槌はコンタクト６ｊ、第１アルミと第２アル
ミのスルーホール釦０）を通して第２アルミＩＯ，スル
ーホール鏝に接続されるとともに、Ｎ型トランジスタ（
８） 、 （１０）のドレイン（６３１はコンタク）
、（６４）を通して第１アルミを経てＮ型トランジスタ
（１２，θ４）から構成されるＮチャンネル出力トラン
ジスタ（２つのゲートつま＃）Ｎ型トランジスタθａ
、 （１４１のゲートにコンタクト［Ｆ］■−頭を通し
て接続されている。壕だ、上記各出力トランジスタ＆４
） 、 （２つのドレインすなわちＰ型トランジスタａ
υおよび０階のドレイン（７（ｉ）はコンタクト（６７
）、第１アルミ鏝およびスルーホール（６俤を通し、一
方Ｎ型トランジスタａ乃およびＱ４）のドレインσ０）
はコンタクト（７１）、 スルホール（７２１を通し
て第２アルミ（７３）により出力端子αηに接続されて
いる。なお、Ｐ型トランジスタ＜１１） 、θりのソー
スは正電源電圧ＶＤＤが印加される電源配線（１ｆ０に
。
Ｎ型トランジスタ（＋２ 、 （＋（イ）のソースは負
電源電圧Ｖ８Ｂが印加される電源配線ぐ１にそれぞれ接
続されている。
電源電圧Ｖ８Ｂが印加される電源配線ぐ１にそれぞれ接
続されている。
このように構成された回路においては、第３図に示す論
理回路から明らかなように、入力端子θ勤の入力信号を
人、コントロール端子（＋６）の入力信号をＣとし、か
つ２人力ナンド回路Ｃ！Ｉ）の出力をＹ、。
理回路から明らかなように、入力端子θ勤の入力信号を
人、コントロール端子（＋６）の入力信号をＣとし、か
つ２人力ナンド回路Ｃ！Ｉ）の出力をＹ、。
２人力ノア回路（２漠の出力をＹ！とじ、出力端子（１
７）の出力をＹとすると、これら入力信号Ａ、Ｃに対す
る出力Ｙの真理値表υ、下記第１表のとおりとなる。
７）の出力をＹとすると、これら入力信号Ａ、Ｃに対す
る出力Ｙの真理値表υ、下記第１表のとおりとなる。
第 １ 表
ただし、第１表においてＨは高い方の論理レベル（ＶＤ
Ｄ）、Ｌは低い方の論理レベル（ｖｓｓ）を示し、２は
出力の不定状態を示している。
Ｄ）、Ｌは低い方の論理レベル（ｖｓｓ）を示し、２は
出力の不定状態を示している。
しかしながら、上記した従来のものでは、第２図のパタ
ーンに示すように、Ｐチャンネル出力トランジスタ、Ｎ
チャンネル出力トランジスタのゲート間隔が非常に小さ
いため、それらアルミ配Ｒり間において短絡を起しやす
くなる。そのため、−１ユ記各Ｐチヤンネル、Ｎチャン
ネルトランジスタのゲートを異なる電位で駆動できず、
第３し１に示１“出力トランジスタ０２４） 、 （２
’３ｒのＰ型、Ｎ型トランジスタを隣接して上下に配置
せずに、Ｐ型トランジスタ（＋１＞ 、 （１３）の片
側およびＮ型トランジスタａ邊、ａ４）の片側を遊ばせ
るパターン配置になっていだので、その分だけチツプザ
イズが犬きくなシ、集積度が低下するという欠点があっ
た。
ーンに示すように、Ｐチャンネル出力トランジスタ、Ｎ
チャンネル出力トランジスタのゲート間隔が非常に小さ
いため、それらアルミ配Ｒり間において短絡を起しやす
くなる。そのため、−１ユ記各Ｐチヤンネル、Ｎチャン
ネルトランジスタのゲートを異なる電位で駆動できず、
第３し１に示１“出力トランジスタ０２４） 、 （２
’３ｒのＰ型、Ｎ型トランジスタを隣接して上下に配置
せずに、Ｐ型トランジスタ（＋１＞ 、 （１３）の片
側およびＮ型トランジスタａ邊、ａ４）の片側を遊ばせ
るパターン配置になっていだので、その分だけチツプザ
イズが犬きくなシ、集積度が低下するという欠点があっ
た。
この発明はこのような欠点を解消するためになされたも
ので、その目的は、半導体チップ上に互に隣接して列状
に配列されるＰ型トランジスタとＮ型トランジスタを有
効に使用可能なパターン配置にすることによシ、集積度
を向上させた半導体集積回路装置を提供することにある
。
ので、その目的は、半導体チップ上に互に隣接して列状
に配列されるＰ型トランジスタとＮ型トランジスタを有
効に使用可能なパターン配置にすることによシ、集積度
を向上させた半導体集積回路装置を提供することにある
。
このような目的を達成するだめに、この発明は、マスタ
ースライス方式半導体集積回路の内部ゲート領域の少な
くとも一部がＰ型トランジスタとＮ型トランジスタから
なる複数個の対をこれら６対の間に分離領域を設けるこ
となく互に隣接する上記対についてＰ型トランジスタお
よびＮ型トランジスタがそれぞれ相附合って並ぶように
構成され、上記複数個の対のうちの所要個数の対を用い
て論理機能を有する機能素子を構成し、かつ上記機能素
子に隣接する対のＰ型トランジスタおよびＮ型トランジ
スタのゲート電極をそれぞれ正電源電位負電源電位に保
持して当該Ｐ型トランジスタおよびＮ型トランジスタを
しゃ断させることによって上記機能素子を残余の部分か
ら電気的に分離する構成を１ケ所以上有する半導体集積
回路装置において、相隣シ合う１つ以上のＰ型トランジ
スタおよびＮ型トランジスタのゲート電極間を広げるこ
とによシ、これらＰ型トランジスタ、Ｎ型トランジスタ
のゲートに別々の信号を印加し得るようにしたものであ
る。
ースライス方式半導体集積回路の内部ゲート領域の少な
くとも一部がＰ型トランジスタとＮ型トランジスタから
なる複数個の対をこれら６対の間に分離領域を設けるこ
となく互に隣接する上記対についてＰ型トランジスタお
よびＮ型トランジスタがそれぞれ相附合って並ぶように
構成され、上記複数個の対のうちの所要個数の対を用い
て論理機能を有する機能素子を構成し、かつ上記機能素
子に隣接する対のＰ型トランジスタおよびＮ型トランジ
スタのゲート電極をそれぞれ正電源電位負電源電位に保
持して当該Ｐ型トランジスタおよびＮ型トランジスタを
しゃ断させることによって上記機能素子を残余の部分か
ら電気的に分離する構成を１ケ所以上有する半導体集積
回路装置において、相隣シ合う１つ以上のＰ型トランジ
スタおよびＮ型トランジスタのゲート電極間を広げるこ
とによシ、これらＰ型トランジスタ、Ｎ型トランジスタ
のゲートに別々の信号を印加し得るようにしたものであ
る。
以下、この発明の実施例を図面に基づいて説明する。
第５図はこの発明による一実施例を示す第２図相当のシ
リコンチップ上のパターンの平面図である。この実施例
の回路においては、Ｐ型およびＮ型トランジスタＱｌ）
〜Ｑ４）以外は上記した従来の回路と同様であるが、上
下に隣接するＰ型トランジスタ０υ、θ３）、！：Ｎｍ
）ランジスタＯ”ｌＪ 、 （１４）のゲート間隔を広
けることにより、このトランジスタθｌ） 、 （１３
）のゲートにＰ型、Ｎ型トランジスタ（３）〜（６）か
ら構成される２人力ナンド回路Ｑυの出力を印加すると
ともに、上記トランジスタ（１′２１． （＋４）のゲ
ートにＰ型。
リコンチップ上のパターンの平面図である。この実施例
の回路においては、Ｐ型およびＮ型トランジスタＱｌ）
〜Ｑ４）以外は上記した従来の回路と同様であるが、上
下に隣接するＰ型トランジスタ０υ、θ３）、！：Ｎｍ
）ランジスタＯ”ｌＪ 、 （１４）のゲート間隔を広
けることにより、このトランジスタθｌ） 、 （１３
）のゲートにＰ型、Ｎ型トランジスタ（３）〜（６）か
ら構成される２人力ナンド回路Ｑυの出力を印加すると
ともに、上記トランジスタ（１′２１． （＋４）のゲ
ートにＰ型。
Ｎ型トランジスタ（η〜００）から構成される２人力ノ
ア回路（２３）の出力を印加せしめて動作させるように
したものである。なお、マスタースライス方式にて回路
を構成する場合、上記各トランジスタθυ〜０４）の動
作を満足するように、これらトランジスタのゲート間隔
を広げると、それに伴ってトランジスタθ１）〜（１４
）以外のゲート間隔も広くなる。
ア回路（２３）の出力を印加せしめて動作させるように
したものである。なお、マスタースライス方式にて回路
を構成する場合、上記各トランジスタθυ〜０４）の動
作を満足するように、これらトランジスタのゲート間隔
を広げると、それに伴ってトランジスタθ１）〜（１４
）以外のゲート間隔も広くなる。
このように、この発明は、互いに隣合うＰ型トランジス
タ（ＩＩ）、（１■とＮ型トランジスタθ２１．（＋４
）のゲート間隔を広げることによってこれらＰ型トラン
ジスタＱＩ） 、 （＋３１（！： Ｎ型トランジスタ
０２）、（Ｉ４）ノ各ゲートに異種の電圧を加えて動作
できるので、第５図に示すように９片側のＰ型およびＮ
型トランジスタを遊ばせることなく上下に配置すること
ができ、その結果、集積度を向上させることができる。
タ（ＩＩ）、（１■とＮ型トランジスタθ２１．（＋４
）のゲート間隔を広げることによってこれらＰ型トラン
ジスタＱＩ） 、 （＋３１（！： Ｎ型トランジスタ
０２）、（Ｉ４）ノ各ゲートに異種の電圧を加えて動作
できるので、第５図に示すように９片側のＰ型およびＮ
型トランジスタを遊ばせることなく上下に配置すること
ができ、その結果、集積度を向上させることができる。
なお、上述の実施例では３ステ一トバツフア回路の出力
トランジスタに適用した場合について示したが、この発
明は、３ステ一トバツフア回路の出力トランジスタ以外
でも適用でき、例えばトランスミッションゲートを用い
たフリップフロップ回路、シフトレジスタ回路、メモリ
回路等に適用することができる。
トランジスタに適用した場合について示したが、この発
明は、３ステ一トバツフア回路の出力トランジスタ以外
でも適用でき、例えばトランスミッションゲートを用い
たフリップフロップ回路、シフトレジスタ回路、メモリ
回路等に適用することができる。
以上説明したように、この発明によれば、半導体チップ
上において遊んでいるトランジスタを低減化できるので
、集積度を向上させることができる。特に今後、 Ｃ
ＭＯＳゲートアレイにランダムアクセスメモリ等が入る
ようになると、トランスミッションゲートを使用せずに
して構成することができなくなり、ｌチップに例えば５
００ケのメモリが入ったとすると、５００のｎ倍の遊ん
でいるトランジスタを使用することができ、高集積度化
にすぐれた効果がある。
上において遊んでいるトランジスタを低減化できるので
、集積度を向上させることができる。特に今後、 Ｃ
ＭＯＳゲートアレイにランダムアクセスメモリ等が入る
ようになると、トランスミッションゲートを使用せずに
して構成することができなくなり、ｌチップに例えば５
００ケのメモリが入ったとすると、５００のｎ倍の遊ん
でいるトランジスタを使用することができ、高集積度化
にすぐれた効果がある。
第１図はゲートアレイの概略構成図、第２図は従来の一
例を示す３ステ一トバツフア回路の半導体チップ上のパ
ターンの平面図、第３図は同じく３ステ一トバツフア回
路の論理回路図、第４図はその等価回路図、第５図し１
、この発明による一９！：雄側を示す３ステ一トバツフ
ア回路の半導体チップ上のパターンの平面図である。 （１） 、 （３） 、（５）、（力、 （９） 、
（＋Ｄ 、θ３）・・・・ＰチャンネルＭＯ８）ランジ
スタ（Ｐ型トランジスタ）、（２） 、 （４１゜（６
） 、 （８） 、 ００） 、 （１の、θ４）・・
・・ＮチャンネルＭＯ８）ランジスタ（Ｎ型トランジス
タ）、０ω・・・・入力ＨＭ 子）（１，６）・・・・
コントロール端子、０７）・・・・出力端子、（２１）
・・・・２人力ナンド回路、（社）・・・・インバータ
、ｅ：ｎ・・・・２人力ノア回路、（２ａ°°°・Ｐチ
ャンネル出力トランジスタ、（２句・・・・Ｎチャンネ
ル出力トランジスタ。 代理人 葛 野 信 − 第１図 ＋０２ 第２図 １９ 第３図
例を示す３ステ一トバツフア回路の半導体チップ上のパ
ターンの平面図、第３図は同じく３ステ一トバツフア回
路の論理回路図、第４図はその等価回路図、第５図し１
、この発明による一９！：雄側を示す３ステ一トバツフ
ア回路の半導体チップ上のパターンの平面図である。 （１） 、 （３） 、（５）、（力、 （９） 、
（＋Ｄ 、θ３）・・・・ＰチャンネルＭＯ８）ランジ
スタ（Ｐ型トランジスタ）、（２） 、 （４１゜（６
） 、 （８） 、 ００） 、 （１の、θ４）・・
・・ＮチャンネルＭＯ８）ランジスタ（Ｎ型トランジス
タ）、０ω・・・・入力ＨＭ 子）（１，６）・・・・
コントロール端子、０７）・・・・出力端子、（２１）
・・・・２人力ナンド回路、（社）・・・・インバータ
、ｅ：ｎ・・・・２人力ノア回路、（２ａ°°°・Ｐチ
ャンネル出力トランジスタ、（２句・・・・Ｎチャンネ
ル出力トランジスタ。 代理人 葛 野 信 − 第１図 ＋０２ 第２図 １９ 第３図
Claims (1)
- 半導体チップの一部にトランジスタが列状に並べられて
成る内部ゲート領域と、該内部ゲート領域に隣接して設
けられた配線帯領域を有するマスタースライス方式半導
体集積回路の上記内部ゲート領域の少なくとも一部が、
ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯ８
）ランジスタとからなる複数個の対をこれら各対の間に
分離領域を設けることなく互いに隣接する上記対につい
て各ＰチャンネルＭＯ８）ランジスタおよびＮチャンネ
ルＭＯ８）ランジスタがそれぞれ相隣合って並ぶように
構成され、上記複数個の対のうちの所要個数の対を用い
て論理機能を有する機能素子を構成し、かつ上記機能素
子に隣接する上記対の各Ｐチャンネルトランジスタおよ
びＮチャンネルトランジスタのゲート電極をそれぞれ正
電源電位および負電源電位に保持して当該Ｐチャンネル
ＭＯＳトランジスタおよびＮチャンネルＭＯ８）ランジ
スタをしゃ断させることによって上記機能素子を残余の
部分から電気的に分離する構成を１ケ所以上有する半導
体集積回路装置において、上記ＰチャンネルＭＯ８）ラ
ンジスタ、ＮチャンネルＭＯＳトランジスタのゲート電
極間を広げることによシ、これらＰチャンネルＭＯ８）
ランジスタウＮチャンネルＭＯ８）ランジスタのゲート
に別々の信号を印加できるようにしたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157253A JPS5944843A (ja) | 1982-09-07 | 1982-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157253A JPS5944843A (ja) | 1982-09-07 | 1982-09-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5944843A true JPS5944843A (ja) | 1984-03-13 |
Family
ID=15645602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157253A Pending JPS5944843A (ja) | 1982-09-07 | 1982-09-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281444A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US5436485A (en) * | 1991-07-18 | 1995-07-25 | Fujitsu Limited | Transistor arrangement for forming basic cell of master-slice type semiconductor integrated circuit device and master-slice type semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745948A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
-
1982
- 1982-09-07 JP JP57157253A patent/JPS5944843A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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