JPS5945721A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS5945721A JPS5945721A JP57157009A JP15700982A JPS5945721A JP S5945721 A JPS5945721 A JP S5945721A JP 57157009 A JP57157009 A JP 57157009A JP 15700982 A JP15700982 A JP 15700982A JP S5945721 A JPS5945721 A JP S5945721A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子卓上計算機、重子時計、マイクロコンピュ
ータ用集債回路などで使用されるＣｕｏｓ− ＦｇＴ（
相補形の絶縁ゲート形電界効果トランジスタ）を用いた
ＣＭＯＳ論理回路に係り、特に同期形の論理回路に関す
る。
ータ用集債回路などで使用されるＣｕｏｓ− ＦｇＴ（
相補形の絶縁ゲート形電界効果トランジスタ）を用いた
ＣＭＯＳ論理回路に係り、特に同期形の論理回路に関す
る。
この種の従来のＣｌｖ（ＯＳ論理回路、たとえばアンド
／オア形のデコーダ回路の一例を第１図に示ス。即ち、
Ｑ＋〜Ｑ６はエンノ・ンスメント形のｔｖ（ＯＳ−ＦＥ
Ｔであ抄、このうちトランジスタＱｌ−０．４はＮチャ
ンネル形であって論理設定部１０を構成しておシ、残り
のプリチャージ用のＰチグンネルトランジスタＱ６およ
びディスチャージ用のＮチャンネルトランジスタＱ５は
同期パルス７によりいずれか一方が導’ｊｉｆｆ，状態
にされる。なお、１１〜１３はインバータ回路、ＶＤＤ
は動作電源′電圧、Ａ ＊ Ｂ ＋ Ａ 、石はそれぞ
れ前記論理設定部１０の論理演算入力信号である。
／オア形のデコーダ回路の一例を第１図に示ス。即ち、
Ｑ＋〜Ｑ６はエンノ・ンスメント形のｔｖ（ＯＳ−ＦＥ
Ｔであ抄、このうちトランジスタＱｌ−０．４はＮチャ
ンネル形であって論理設定部１０を構成しておシ、残り
のプリチャージ用のＰチグンネルトランジスタＱ６およ
びディスチャージ用のＮチャンネルトランジスタＱ５は
同期パルス７によりいずれか一方が導’ｊｉｆｆ，状態
にされる。なお、１１〜１３はインバータ回路、ＶＤＤ
は動作電源′電圧、Ａ ＊ Ｂ ＋ Ａ 、石はそれぞ
れ前記論理設定部１０の論理演算入力信号である。
上記回路においては、同期パルスφが”１”レベルのと
きに出力側のインバータ回路１３の出力端にＦ＝＝ＡＢ
＋Ａ百なる論理式で畏わされる出力信号Ｆがｉ勢られる
。
きに出力側のインバータ回路１３の出力端にＦ＝＝ＡＢ
＋Ａ百なる論理式で畏わされる出力信号Ｆがｉ勢られる
。
ところで、上記論理回路は、論理設定部１０を単一導電
形のＭＯＳ−ＦＩ’ＥＴで構成しているため、その入力
信号として住いに反転関係の（ＡＩＡ）ｌ（Ｂ．石）を
必要とし、＾，百を作るために入力側の２個のインバー
タ回路１１。
形のＭＯＳ−ＦＩ’ＥＴで構成しているため、その入力
信号として住いに反転関係の（ＡＩＡ）ｌ（Ｂ．石）を
必要とし、＾，百を作るために入力側の２個のインバー
タ回路１１。
１２が付属回路として必要である。このために、使用素
子数が多くなり、嘔積回路化に際して回路パターンの占
有面積が大きくなる。このことに＋、、集積回路のコス
トアップの大きな要因となるので好寸しくない。また、
インバータ回路１１、１２ＴＬよる信号遅れのだめに動
作速度がシｆ〈なる欠点があった。
子数が多くなり、嘔積回路化に際して回路パターンの占
有面積が大きくなる。このことに＋、、集積回路のコス
トアップの大きな要因となるので好寸しくない。また、
インバータ回路１１、１２ＴＬよる信号遅れのだめに動
作速度がシｆ〈なる欠点があった。
〔発明の目的Ｊ
本発明は上記の事情に鑑みて々されたもので、論理設定
部への入力信号の種類を減少でき、それに伴って付属回
路を省略でき、動作速度の向上、回路パターン面積の縮
少化およびコストダウンを図り得るＣ Ｍ Ｏ Ｓ 倫
理回路を提供するものである。
部への入力信号の種類を減少でき、それに伴って付属回
路を省略でき、動作速度の向上、回路パターン面積の縮
少化およびコストダウンを図り得るＣ Ｍ Ｏ Ｓ 倫
理回路を提供するものである。
即ち、本発明のＣＭＯＳ論理回路は、論理設定部をエン
ハンスメント形の第１導電形ＵＯＳ−ＦｇＴとデプレッ
ション形の第２導電形ＭＯＳ−ＦＢ’ｌ”との組み合わ
せ回路によ多形成し、この４６ｉＩ理設定部の一端と出
力節点との間にエンハンスメント形の第１導′ｍ形のＭ
ＯＳ−ＦＥＴを挿入接続し、このＭＯＳ−ＦＥＴのゲー
トに泉準電圧を印加するようにしたことを特徴である。
ハンスメント形の第１導電形ＵＯＳ−ＦｇＴとデプレッ
ション形の第２導電形ＭＯＳ−ＦＢ’ｌ”との組み合わ
せ回路によ多形成し、この４６ｉＩ理設定部の一端と出
力節点との間にエンハンスメント形の第１導′ｍ形のＭ
ＯＳ−ＦＥＴを挿入接続し、このＭＯＳ−ＦＥＴのゲー
トに泉準電圧を印加するようにしたことを特徴である。
これによって、論理設定部は複数の論理演算入力信号が
所望の論理成立条件を満足するか否かによって導通状態
あるいは遮断状態になシ、出力節点に所望の論理出力が
得られるようになる。この場合、論理設定部の入力信号
として論理演算入力信号の反転信号を作る必要がなくな
るので付属回路が不要になシ、動作速度の向上、回路パ
ターン面積の縮少化および回路コストの低減化かり能に
なる。
所望の論理成立条件を満足するか否かによって導通状態
あるいは遮断状態になシ、出力節点に所望の論理出力が
得られるようになる。この場合、論理設定部の入力信号
として論理演算入力信号の反転信号を作る必要がなくな
るので付属回路が不要になシ、動作速度の向上、回路パ
ターン面積の縮少化および回路コストの低減化かり能に
なる。
以下、図面を参明して本発明の一実Ｊｉｉｌｉ例を詳細
に説明する。
に説明する。
第２図において、Ｎ＋ ’ｌＮ２ １１ＪＩ ＋
Ｍ２はエンハンスメント形のＮｆヤンネルｌ，（ＯＳ−
”ＦＥＴ ＋ Ｍ Ｂはエンハンスメント形のＰチャン
ネルＭＯＳ−ＦＥＴ 、Ｐ，およびＰ！はデプレッショ
ン形のＰチャンネルＭＯＳ−ＦＥＴである。ここで、上
記トランジスタＮＩ ＊ Ｎ２ ＋ ｐ，ｌ ｐ。
Ｍ２はエンハンスメント形のＮｆヤンネルｌ，（ＯＳ−
”ＦＥＴ ＋ Ｍ Ｂはエンハンスメント形のＰチャン
ネルＭＯＳ−ＦＥＴ 、Ｐ，およびＰ！はデプレッショ
ン形のＰチャンネルＭＯＳ−ＦＥＴである。ここで、上
記トランジスタＮＩ ＊ Ｎ２ ＋ ｐ，ｌ ｐ。
は論理設定部２０を形成しており、たとえば図示の如く
トランジスタＮ，およびＮ２が直列接続され、トランジ
スタＰ、およびＰ、が直ダリ接続され、これらのトラン
ジスタ（Ｎ、、Ｎ２ ）と（ＰＩ＃Ｐ２）とが並列接続
されており、トランジスタＮ２およびＰ２の各ゲートに
入力信号Ａが導かれ、トランジスタＮ１およびＰｌの各
ゲートに入力信号Ｂが導かれている。才だ、前記トラン
ジスタＭ、は、ゲートにへ準電圧Ｖ Ｒ”Ｉｔ（ｙＩｌ
！が接続され、ソース端子が前記論理設定部２０の一端
側節点ＸＫ接続され、ドレイン端子が出力節点ＷＫ接続
されている。寸だ、前記トランジスタＭ３は、ドレイン
端子が動作電源（ＶＤＤ電圧）に接続され、ソース端子
が前記出力節点Ｗに接続されており、ゲートには制御信
号（たとえば同期パルスφ）が印加される。
トランジスタＮ，およびＮ２が直列接続され、トランジ
スタＰ、およびＰ、が直ダリ接続され、これらのトラン
ジスタ（Ｎ、、Ｎ２ ）と（ＰＩ＃Ｐ２）とが並列接続
されており、トランジスタＮ２およびＰ２の各ゲートに
入力信号Ａが導かれ、トランジスタＮ１およびＰｌの各
ゲートに入力信号Ｂが導かれている。才だ、前記トラン
ジスタＭ、は、ゲートにへ準電圧Ｖ Ｒ”Ｉｔ（ｙＩｌ
！が接続され、ソース端子が前記論理設定部２０の一端
側節点ＸＫ接続され、ドレイン端子が出力節点ＷＫ接続
されている。寸だ、前記トランジスタＭ３は、ドレイン
端子が動作電源（ＶＤＤ電圧）に接続され、ソース端子
が前記出力節点Ｗに接続されており、ゲートには制御信
号（たとえば同期パルスφ）が印加される。
また、トランジスタＭ２は、ドレイン端子が前記論理設
定部２０の他端側節点ＺＫ接続され、ソース端子が接地
されており、ゲートには前記制御信号φが印加される。
定部２０の他端側節点ＺＫ接続され、ソース端子が接地
されており、ゲートには前記制御信号φが印加される。
２Ｉは出力用のインバータ回路であり、その入力端は前
記出力節点ＷＶＣ＠続されている。
記出力節点ＷＶＣ＠続されている。
上記論理回路において、前記トランジスタＭ、はそのソ
ース端子１ｕ１１の節点Ｘの１［電圧の最大値をＶＲ−
ＶＴＨＭＩ（但しＶＴ田Ｊ＋は上記トランジスタＭ、の
閾値電圧）以下に制限するだめのものである。また、前
記トランジスタＭ ｓはｆ＋ｉ’制御信号Ｖが”０”レ
ベルのときに出力節点Ｗをプリチャージするだめのもの
である。また、前記トランジスタＭ２は制硝１信号ｊが
１“レベルのときに前記節点２をディスチャージするだ
めのものである。棟だ、入力信号Ａ、Ｂば、ｌＪｂ常は
前記プリチャージ用トランジスタＭ３によるプリチャー
ジの間に変化するものとする。
ース端子１ｕ１１の節点Ｘの１［電圧の最大値をＶＲ−
ＶＴＨＭＩ（但しＶＴ田Ｊ＋は上記トランジスタＭ、の
閾値電圧）以下に制限するだめのものである。また、前
記トランジスタＭ ｓはｆ＋ｉ’制御信号Ｖが”０”レ
ベルのときに出力節点Ｗをプリチャージするだめのもの
である。また、前記トランジスタＭ２は制硝１信号ｊが
１“レベルのときに前記節点２をディスチャージするだ
めのものである。棟だ、入力信号Ａ、Ｂば、ｌＪｂ常は
前記プリチャージ用トランジスタＭ３によるプリチャー
ジの間に変化するものとする。
次に、上記論理回路の仰１作を説明する。入力信号Ａ、
Ｂが共に＋１″あるいは共に６０”レベルの場合、論理
設定部２０は４７ＩＯシ、制ｍ１１信号φ＝″１″レベ
ルのとき節点２およびＸのｇｌｆ ＦＩＥは接に に電（Ｘｒになり、トランジスタＭ１は導惰する。
Ｂが共に＋１″あるいは共に６０”レベルの場合、論理
設定部２０は４７ＩＯシ、制ｍ１１信号φ＝″１″レベ
ルのとき節点２およびＸのｇｌｆ ＦＩＥは接に に電（Ｘｒになり、トランジスタＭ１は導惰する。
但し、Ｖ Ｒ−ＶＴＨＭＩ ＞ Ｏとする。したがって
、このとき出力節点゛Ｗの電圧は接地電位となり、イン
バータ回路２１の出力信号Ｆは″１ルベルなる。
、このとき出力節点゛Ｗの電圧は接地電位となり、イン
バータ回路２１の出力信号Ｆは″１ルベルなる。
これに対して、入力信号Ａが０”レベル、入力１４号Ｂ
が″１’レベルの場合、論理設定部２０においてトラン
ジスタＮ．は４惰し、トランジスタＮ２は遮断され、ト
ランジスタＰ２は４浦し、トランジスタＰ１ とＰ２と
の接地１１１点Ｙには前記節点又と同じ４圧が現われ、
この［打圧ＶＹはＶＹ＝ ＶＲ − ＶＴＨＭＩ と
なる。ここでＶＤＤ−ＶＴＨＰＩ＞ＶＲ−ＶＴ［（Ｍｌ
−＝−−−−−・・−・・− ｆｌｌ（但し
ＶＴＩＰＩはトランジスタＰ，の１、；り値電圧）とす
れば、トランジスタＰ，は遮断される。したがって、論
Ｊ８！投定部２０幻二非導通となシ、出力節点Ｗの電圧
はＶＤＤ Ｋ Ｗ．時される。この電圧はダイナミック
に保持され、時間と共に低下する。
が″１’レベルの場合、論理設定部２０においてトラン
ジスタＮ．は４惰し、トランジスタＮ２は遮断され、ト
ランジスタＰ２は４浦し、トランジスタＰ１ とＰ２と
の接地１１１点Ｙには前記節点又と同じ４圧が現われ、
この［打圧ＶＹはＶＹ＝ ＶＲ − ＶＴＨＭＩ と
なる。ここでＶＤＤ−ＶＴＨＰＩ＞ＶＲ−ＶＴ［（Ｍｌ
−＝−−−−−・・−・・− ｆｌｌ（但し
ＶＴＩＰＩはトランジスタＰ，の１、；り値電圧）とす
れば、トランジスタＰ，は遮断される。したがって、論
Ｊ８！投定部２０幻二非導通となシ、出力節点Ｗの電圧
はＶＤＤ Ｋ Ｗ．時される。この電圧はダイナミック
に保持され、時間と共に低下する。
上記とは逆に、入力信号Ａが″１″レベル、人力信号Ｂ
が７０”レベルのｉｊｉ％合にも、上記動作に準じて出
力節点Ｗの′市１王（ｒよＶＤＤ，っ捷り″１ルベルに
ダイナミックに１呆」寺される。
が７０”レベルのｉｊｉ％合にも、上記動作に準じて出
力節点Ｗの′市１王（ｒよＶＤＤ，っ捷り″１ルベルに
ダイナミックに１呆」寺される。
即ち、上述した第２図のＣ ｔＡＯ Ｓ倫理回路におい
ては、入力信号Ａ，Ｂのレベルが一致している場合にの
み出力信号Ｆのレベルが１１”になシ、不一致の場合に
は出力信号Ｆが１０”レベルになるので、出力信号Ｆの
論理式は Ｆ＝ＡＢ＋ＡＢ ： ＡのＢ の如く示される。ここで、■記号は排他的オアを表わす
。したがって、第２図の回路は、第１図の回路と同じ論
理結果が得られるが、第１図の回路に比べて論理設定部
２０の入力信号数が２種類に減少している。これに伴っ
ては付属回路（第１図における入力側の２個のインバー
タ回路１１，１，？）が不要になるので、回路パターン
面積が小さくて済み、集積回路化に際してそのコストダ
ウンを図ることが可能である。また、付属回路による信
号遅れがなくなるので、論理回路の動作速度が向上する
。
ては、入力信号Ａ，Ｂのレベルが一致している場合にの
み出力信号Ｆのレベルが１１”になシ、不一致の場合に
は出力信号Ｆが１０”レベルになるので、出力信号Ｆの
論理式は Ｆ＝ＡＢ＋ＡＢ ： ＡのＢ の如く示される。ここで、■記号は排他的オアを表わす
。したがって、第２図の回路は、第１図の回路と同じ論
理結果が得られるが、第１図の回路に比べて論理設定部
２０の入力信号数が２種類に減少している。これに伴っ
ては付属回路（第１図における入力側の２個のインバー
タ回路１１，１，？）が不要になるので、回路パターン
面積が小さくて済み、集積回路化に際してそのコストダ
ウンを図ることが可能である。また、付属回路による信
号遅れがなくなるので、論理回路の動作速度が向上する
。
第３図乃至第５図はそれぞれ本発明の他の実施例を示す
ものである。第３図は、第２図の回路を更に簡単化し素
子数を減らしたものであり、第２図に比べてトランジス
タＭ２を省略して節点Ｚを接地し、トランジスタＭ、の
ゲートに基準電圧ＶＲに代えて制御信号φを印ｊＪＴ］
するようにした点が異〃す、その他は１１」じであるの
で第２図中と同一符号を付している。
ものである。第３図は、第２図の回路を更に簡単化し素
子数を減らしたものであり、第２図に比べてトランジス
タＭ２を省略して節点Ｚを接地し、トランジスタＭ、の
ゲートに基準電圧ＶＲに代えて制御信号φを印ｊＪＴ］
するようにした点が異〃す、その他は１１」じであるの
で第２図中と同一符号を付している。
９ｆ％ ３図の回路においては、入力信号Ａ、Ｂが共に
１″あるいは共に１０”１であれば、論理設定部２０は
導通し、節点Ｘの電圧は接地電位になり、制御信号φが
”１１ルベルのときトランジスタＭ１け導；巾し、出力
節点Ｗの電圧は１妾地′屯位になり、インバータ回路２
ノの出力信号ＦばＲ１１＋レベルとなる。これに対して
、入力信号Ａ。
１″あるいは共に１０”１であれば、論理設定部２０は
導通し、節点Ｘの電圧は接地電位になり、制御信号φが
”１１ルベルのときトランジスタＭ１け導；巾し、出力
節点Ｗの電圧は１妾地′屯位になり、インバータ回路２
ノの出力信号ＦばＲ１１＋レベルとなる。これに対して
、入力信号Ａ。
Ｂのいずれか一方が１１′１１他方が０″である場合に
は、トランジスタＮ、、Ｎ、はいずれか一方が導通し、
他方が遮断される。この場合、制御信号ｊが１゛のとき
節点Ｘの電圧はＶＤＩ） −ＶＴＨＭＩとなり、論理設
定部２０のトランジスタＰ２ 、Ｐ、が遮断されるため
には ＶＤＤ −ＶＴＨＰ、 ＞ Ｖｌ）Ｄ −ＶＴＨＭ、
） ０ ・・・・・・・・ （２）即ちＶＴＨＰ、
＜ＶＴＨＭＩ （ＶＤＤ ・・・・・・・・・・
・・・・・・ （３）が成り立つようにしておく必要が
ある。
は、トランジスタＮ、、Ｎ、はいずれか一方が導通し、
他方が遮断される。この場合、制御信号ｊが１゛のとき
節点Ｘの電圧はＶＤＩ） −ＶＴＨＭＩとなり、論理設
定部２０のトランジスタＰ２ 、Ｐ、が遮断されるため
には ＶＤＤ −ＶＴＨＰ、 ＞ Ｖｌ）Ｄ −ＶＴＨＭ、
） ０ ・・・・・・・・ （２）即ちＶＴＨＰ、
＜ＶＴＨＭＩ （ＶＤＤ ・・・・・・・・・・
・・・・・・ （３）が成り立つようにしておく必要が
ある。
第４図は、負荷回路に負性抵抗回路を用いたものであυ
、第３図の回路に比べてプリチャージ用ｌ゛ランジスタ
ＩＪ３をデプレッション形のものに変更し、このトラン
ジスタＭ、のソース））ｍ１子とＶＤＤ ％源との間に
デプレッション形のＰチャンネルＩＪＯ８−ＦＥＴ Ｍ
、を挿入接続し、このトランジスタＭ４のゲートを出力
節点Ｗに接続した点が異なり、その他は同じであるので
第３図中と同一符号を付している。
、第３図の回路に比べてプリチャージ用ｌ゛ランジスタ
ＩＪ３をデプレッション形のものに変更し、このトラン
ジスタＭ、のソース））ｍ１子とＶＤＤ ％源との間に
デプレッション形のＰチャンネルＩＪＯ８−ＦＥＴ Ｍ
、を挿入接続し、このトランジスタＭ４のゲートを出力
節点Ｗに接続した点が異なり、その他は同じであるので
第３図中と同一符号を付している。
第４図の回路の（ｉｌ１作は、前述した第３図の動作に
比べて次の点で異なる。即ち、制御信号φが′１ルベル
で出力節点Ｗの′電圧がＶＤＤのとき、負荷回路は低抵
抗となり、出力節点Ｗの′電圧はスタティックに保持さ
れるので時間と共に低下しない。これに対して、制御信
号φが６１”パルで出力節点Ｗの電圧が接地電位■のと
き、負荷回路は高抵抗となりｌｌ 、ｉ＃］Ｔ［（流は
伶めて少なくなる。なお、制御信号７が”０“レベルの
とき、負荷回路は出力節点Ｗの電圧に無関係に低抵抗と
なり、出力節点Ｗをプリチャージする。
比べて次の点で異なる。即ち、制御信号φが′１ルベル
で出力節点Ｗの′電圧がＶＤＤのとき、負荷回路は低抵
抗となり、出力節点Ｗの′電圧はスタティックに保持さ
れるので時間と共に低下しない。これに対して、制御信
号φが６１”パルで出力節点Ｗの電圧が接地電位■のと
き、負荷回路は高抵抗となりｌｌ 、ｉ＃］Ｔ［（流は
伶めて少なくなる。なお、制御信号７が”０“レベルの
とき、負荷回路は出力節点Ｗの電圧に無関係に低抵抗と
なり、出力節点Ｗをプリチャージする。
第５図は啼第４図の回路を複数段直列接続する場合の段
間接続の一例を説明するために代表的に２段の回路を示
している。ここで、初段回路には第４図の回路と同一符
号を付しており、次段回路の初段回路と対応する部分０
ては初段回路と同じ符号に′を付している。なお、ＣＩ
は初段回路の出力節点Ｗ、の浮遊容計であシ％Ｃ２は次
段回路のトランジスタＰ２′のゲート・ドレイン間容は
である。
間接続の一例を説明するために代表的に２段の回路を示
している。ここで、初段回路には第４図の回路と同一符
号を付しており、次段回路の初段回路と対応する部分０
ては初段回路と同じ符号に′を付している。なお、ＣＩ
は初段回路の出力節点Ｗ、の浮遊容計であシ％Ｃ２は次
段回路のトランジスタＰ２′のゲート・ドレイン間容は
である。
第５図の回路において、初段回路には第４図の回路と同
様に入力信号Ａ、Ｂを導き、次段回路に対してはたとえ
ば図示の如く入力信号ＣをトランジスタＮ 、 ／のゲ
ートに、入力信号りをトランジスタＰ１′のゲートにそ
れぞれ導き、さらにトランジスタＮ ２／のゲートには
初段回路の出力信号Ｆ（＝Ａ■Ｂ）を導き、トランジス
タＰ２′のゲートには初段回路のＬｉｊカ節点Ｗの電圧
（＝Ｆ＝Ａ■Ｂ）を直接に導いている。したがって、次
段回路の出力節点プの信号は Ａつ■３ ・ Ｃ十へつＢ−Ｄ となる。この場合、問題となるのは、器側ｊ信号７が“
１“レベルになった後に入力信号りが”０”レベルに変
化する場合であって、次段回路の論理設定部２ｄの節点
Ｘ’Ｉ） 電圧力ＶＤＤ −ＶＴＨＭＩ’ （但しＶＴ
ＨＭＩ’はトランジスタＭ 、／の閾値′１％圧）から
接地電位に変化する。このとき、前記容量Ｃ１＋０２の
関係から初段回路の出力節点Ｈの電圧はＶＤＤから土（
ＶＤＤＣ，＋ＶＴＨＭＩ’Ｃ２） ヘ低Ｃ，＋Ｃ。
様に入力信号Ａ、Ｂを導き、次段回路に対してはたとえ
ば図示の如く入力信号ＣをトランジスタＮ 、 ／のゲ
ートに、入力信号りをトランジスタＰ１′のゲートにそ
れぞれ導き、さらにトランジスタＮ ２／のゲートには
初段回路の出力信号Ｆ（＝Ａ■Ｂ）を導き、トランジス
タＰ２′のゲートには初段回路のＬｉｊカ節点Ｗの電圧
（＝Ｆ＝Ａ■Ｂ）を直接に導いている。したがって、次
段回路の出力節点プの信号は Ａつ■３ ・ Ｃ十へつＢ−Ｄ となる。この場合、問題となるのは、器側ｊ信号７が“
１“レベルになった後に入力信号りが”０”レベルに変
化する場合であって、次段回路の論理設定部２ｄの節点
Ｘ’Ｉ） 電圧力ＶＤＤ −ＶＴＨＭＩ’ （但しＶＴ
ＨＭＩ’はトランジスタＭ 、／の閾値′１％圧）から
接地電位に変化する。このとき、前記容量Ｃ１＋０２の
関係から初段回路の出力節点Ｈの電圧はＶＤＤから土（
ＶＤＤＣ，＋ＶＴＨＭＩ’Ｃ２） ヘ低Ｃ，＋Ｃ。
下する。そこで、このとき次段回路のトランジスタＰ；
が遮断されるためには ＶＤＤ −ＶＴＨＭ ； ・・・・・・・・・・・
・・・・・・・・・・ ｆ４１が成り立つようにしてお
く必鰹がある。但し、第５図の回路のように負荷回路に
負性抵抗＋９Ｊ路を用いた場合には、初段回路の出力節
点Ｗの電圧は時間とともにＶＤＤ ｉで上痒するので、
上式（５）が成立していなくても ＶＴＨｌｊ ’） ＶＴＨＰ２’ ・・・・・・
・・・・・・・・・・・・・・・・・・ （６）が成
立していれば、次段回路の出力節点Ｗ′の電ＩＥは時間
と共にＶｏｏ’Ｊで旧姓する。
が遮断されるためには ＶＤＤ −ＶＴＨＭ ； ・・・・・・・・・・・
・・・・・・・・・・ ｆ４１が成り立つようにしてお
く必鰹がある。但し、第５図の回路のように負荷回路に
負性抵抗＋９Ｊ路を用いた場合には、初段回路の出力節
点Ｗの電圧は時間とともにＶＤＤ ｉで上痒するので、
上式（５）が成立していなくても ＶＴＨｌｊ ’） ＶＴＨＰ２’ ・・・・・・
・・・・・・・・・・・・・・・・・・ （６）が成
立していれば、次段回路の出力節点Ｗ′の電ＩＥは時間
と共にＶｏｏ’Ｊで旧姓する。
なお、前記各論理設定部は、その入力信号数が限定され
るものでになく、聾は入力信号に対して所帰の論理条件
が成立ｌ〜だときに導通し、そうでないときには遮断さ
れるように、エンハンスメント）（４の第１導電形（本
例ではＮヂャンネル）ＭＯ’Ｓ ＦｇＴとデプレッシ
ョン形の第２導宙形（上記第１４ｉｌｔ形と（・・よ逆
、本例ではＰチャンネル）＋ｖｏｓ−ＦｇＴとが柑み合
わされて接続された１ｉｘｉＪ路であればよい。
るものでになく、聾は入力信号に対して所帰の論理条件
が成立ｌ〜だときに導通し、そうでないときには遮断さ
れるように、エンハンスメント）（４の第１導電形（本
例ではＮヂャンネル）ＭＯ’Ｓ ＦｇＴとデプレッシ
ョン形の第２導宙形（上記第１４ｉｌｔ形と（・・よ逆
、本例ではＰチャンネル）＋ｖｏｓ−ＦｇＴとが柑み合
わされて接続された１ｉｘｉＪ路であればよい。
上述したように本発明のＣＭＯ８暗［里回路によれば、
論理設定部への人力信号の種類を減少でき、そｉ′Ｌに
伴って付属回路を眉略でき、動作１１丁（の向上、回路
パターン面積の縮少化訃よびコストダウンを図ることが
でき、低価格化が要請されている時計用、電卓用１、マ
イクロコンヒュータ用ガどのｃ ＭＯＳ ｊｆ：Ｍ回路
を実現することができる。
論理設定部への人力信号の種類を減少でき、そｉ′Ｌに
伴って付属回路を眉略でき、動作１１丁（の向上、回路
パターン面積の縮少化訃よびコストダウンを図ることが
でき、低価格化が要請されている時計用、電卓用１、マ
イクロコンヒュータ用ガどのｃ ＭＯＳ ｊｆ：Ｍ回路
を実現することができる。
第１図は従来のＣＭ ＯＳ Ｎ６１１旧（−１１路を示
す回路図、第２図乃至第５図はそれぞれ不発［！１］に
係るＣ１１７ｏｓ倫理回路の相界なる実がＬＩ例を示す
回路図である。 Ｎ Ｉ ＋ Ｎ ２ ＋ Ｖｒ Ｈ＋ Ｖｒ２ ・
・・エン／１ンスメント形のＮチャンネルＩＪＯ８−Ｆ
［ＤＴ 、 ＋ｖ３・・・エン／１ンスメント形のＰチ
ャンネル＋ａｏｓ−ｒｒｂ′ｒ。 Ｐ１＋Ｐ２・・・デブレツ７ヨンｌ杉のＰチャンイ・ル
ＩＪＯ３−ＦＥＴ、２０・・・論理設定部。 出願人代理人 弁理士 鈴 、」−代 愚弟１ツ 第２図 １１３図 ０ 第４図
す回路図、第２図乃至第５図はそれぞれ不発［！１］に
係るＣ１１７ｏｓ倫理回路の相界なる実がＬＩ例を示す
回路図である。 Ｎ Ｉ ＋ Ｎ ２ ＋ Ｖｒ Ｈ＋ Ｖｒ２ ・
・・エン／１ンスメント形のＮチャンネルＩＪＯ８−Ｆ
［ＤＴ 、 ＋ｖ３・・・エン／１ンスメント形のＰチ
ャンネル＋ａｏｓ−ｒｒｂ′ｒ。 Ｐ１＋Ｐ２・・・デブレツ７ヨンｌ杉のＰチャンイ・ル
ＩＪＯ３−ＦＥＴ、２０・・・論理設定部。 出願人代理人 弁理士 鈴 、」−代 愚弟１ツ 第２図 １１３図 ０ 第４図
Claims (1)
- 【特許請求の範囲】 ｆｉｌエンハンスメント形の第１導電形ＭＯ８−ＦｇＴ
とデプレッション形の第２導電形ｌ５−ＦＥＴとの組み
合わせ回路であって、複数の論理演算入力信号が導かれ
る論理設定部と、この論理設定部の一端および出力節点
にそれぞれソース端子およびドレイン端子が接続されゲ
ートに裁準電圧が印加されるエンハンスメント形の第１
／８電形の＠ＩのＭＯＳ−ＦＥＴ と、前記出力節点に
ドレイン端子が接続されソース端子が動作問源に接続さ
れゲートに開側ｊ信号が印加される第２導電形の第２の
１ＪＯ８−ＦＢＴと、少なくとも上記制御信号が所定論
理レベルのときに前記論理設定部の他端を接地型（Ｓｋ
に設定する接地設定手段とを具備することを特徴とする
Ｃ ｕ’ｏ Ｓ論理回路。 （２）前と接地設定手段は、前記論理設定部の他端にド
レイン端子が接続されソース端子が接地されゲートに前
記制御信号が印加されるエンハンスメント形の第１導電
形のＭＯＳ−ＦＥＴであることを特徴とする特許 第１項記載のＣＭＯＳ論理回路。 （３）前記接地設定手段は前記論理設定部の他端を直接
に接地し、前記第１のＭＯＳ−ＦＥＴ のゲートに印加
される裁準′覗圧は前記細口１１１信号であることを特
徴とする前記特許請求の範囲第１項記載のＣｋ４０Ｓ論
理回路。 （４）前記第２の１．４０８−ＦＥＴはデプレッション
形であシ、そのソース端子はデプレッション形の第１導
電形の第４のＭＯＳ−ＦＥＴを介して前記動作電源に接
続され、このｖ，４のＭ Ｏｓ−ＦＥＴのゲートは前記
出力節点に接続されてなることを特徴とする前記特許請
求の７范囲第１項記載のＣｌｖｉＯＳ論理回路。 （５）前記出力節点の電圧は次段のＣｈａｏｓ論理回路
の１倫理設定部の第２導電形ｖＯｓ−ＰＥＴのゲートに
導かれ、寸だ上記出力節屯の電工はインバータ回路によ
り反転されて上記次段のＣＩｒ４０ Ｓ論理回路の１倫
理設定部の第１導電形に４０Ｓ−ＦＥＴのゲートに導か
れ、前記制御信号は次段のＣＭＯＳ論理回路にも導かれ
るこ。 とを特徴とする特許 戦のＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157009A JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157009A JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945721A true JPS5945721A (ja) | 1984-03-14 |
| JPH0434332B2 JPH0434332B2 (ja) | 1992-06-05 |
Family
ID=15640180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157009A Granted JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799109A (en) * | 1985-02-07 | 1989-01-17 | U.S. Philips Corp. | Charge coupled sensor arrangement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
-
1982
- 1982-09-09 JP JP57157009A patent/JPS5945721A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799109A (en) * | 1985-02-07 | 1989-01-17 | U.S. Philips Corp. | Charge coupled sensor arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434332B2 (ja) | 1992-06-05 |
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