JPS5947622A - 制御装置の停電処理回路 - Google Patents
制御装置の停電処理回路Info
- Publication number
- JPS5947622A JPS5947622A JP57156548A JP15654882A JPS5947622A JP S5947622 A JPS5947622 A JP S5947622A JP 57156548 A JP57156548 A JP 57156548A JP 15654882 A JP15654882 A JP 15654882A JP S5947622 A JPS5947622 A JP S5947622A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- power
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、制御装置の停電処理回路に係り、特に装置と
装置をシリアル伝送で結合する装置において一方の装置
の電源停止が、他方へ７７４ｊ影響を与えない特性を必
要とする装置に好適な、制御装置の停電処理回路に関す
る。
装置をシリアル伝送で結合する装置において一方の装置
の電源停止が、他方へ７７４ｊ影響を与えない特性を必
要とする装置に好適な、制御装置の停電処理回路に関す
る。
計算機はマイクロプロセッサの出現により、デジタル制
御分、１ｆｆＫ積極的に使用されている。特にマイクロ
プロセッサは、計算機というよりは制？ａｌｌ素子とし
て、電子回路に多用されている。さらに最近の傾向とし
て、電子装置間の配線コスト低減を目的として、シリア
ル伝送装置を含む電子装置の適用が拡大しつつあり、光
ファイノ（−通信の実用化に伴い、この傾向はさらに強
１っている。これらの装置には、マイクロプロセッサの
適用が常である。しかしながら、このマイクロプロセッ
サは、電源のＯＮ、ＯＦＦ時に異常動作しやすい欠点が
あった。次に電子装置に関し、電源ＯＮおよびＯＦＦ時
の一般的な問題点を説明する。第１図は、一般の電子装
置９構成を示す図で、１は電源で、制御装置２に接続さ
れる。ｖＣＣは電源のプラス側、ＧＤはマイナス側を示
す。ＯＵＴはＩ１１制御装置２の出力信号である。第２
図は、５該電子装ｆｆｔの電源ＯＮ、ＯＦ］ｉ’タイム
チャートである。■ｌは第１図に示す制御装置２が正常
動作する電圧の下限値を示す。電源をＯＮした場合、電
圧ＶＣＣが■１に達するまでの時間Ｔ １の聞出力ＯＵ
Ｔ信号は保証されない。また電源をＯＦＦ した場合
、電圧が■１以下の時間Ｔ２の聞出力０１Ｊ ｉ’ （
Ｍ号は保証されない。このためこのＯＵＴ信号が他の装
置に印加され、他の装置を誤動作させる場合があり問題
となる。この対策として現在一般に使用されている回路
を、第３図に示す。３は制御回路である。４は初期リセ
ット回路で電源ＯＮＮ電電圧確立するまで、制御回路３
をリセットして、制御回路３の誤信号出力を阻止するた
めのものである。
御分、１ｆｆＫ積極的に使用されている。特にマイクロ
プロセッサは、計算機というよりは制？ａｌｌ素子とし
て、電子回路に多用されている。さらに最近の傾向とし
て、電子装置間の配線コスト低減を目的として、シリア
ル伝送装置を含む電子装置の適用が拡大しつつあり、光
ファイノ（−通信の実用化に伴い、この傾向はさらに強
１っている。これらの装置には、マイクロプロセッサの
適用が常である。しかしながら、このマイクロプロセッ
サは、電源のＯＮ、ＯＦＦ時に異常動作しやすい欠点が
あった。次に電子装置に関し、電源ＯＮおよびＯＦＦ時
の一般的な問題点を説明する。第１図は、一般の電子装
置９構成を示す図で、１は電源で、制御装置２に接続さ
れる。ｖＣＣは電源のプラス側、ＧＤはマイナス側を示
す。ＯＵＴはＩ１１制御装置２の出力信号である。第２
図は、５該電子装ｆｆｔの電源ＯＮ、ＯＦ］ｉ’タイム
チャートである。■ｌは第１図に示す制御装置２が正常
動作する電圧の下限値を示す。電源をＯＮした場合、電
圧ＶＣＣが■１に達するまでの時間Ｔ １の聞出力ＯＵ
Ｔ信号は保証されない。また電源をＯＦＦ した場合
、電圧が■１以下の時間Ｔ２の聞出力０１Ｊ ｉ’ （
Ｍ号は保証されない。このためこのＯＵＴ信号が他の装
置に印加され、他の装置を誤動作させる場合があり問題
となる。この対策として現在一般に使用されている回路
を、第３図に示す。３は制御回路である。４は初期リセ
ット回路で電源ＯＮＮ電電圧確立するまで、制御回路３
をリセットして、制御回路３の誤信号出力を阻止するた
めのものである。
初期リセット回路４は抵抗器孔１、コンデンサＣ１の遅
延回路と、抵抗器Ｒ１とコンデンサＣ１の接続点の電圧
Ｒ，Ｅ８ＩＮ’ｅ検出し、リセット信号Ｌ（Ｅ Ｓ １
’ｅ比出力る、リセット処理回路５から構成される。
延回路と、抵抗器Ｒ１とコンデンサＣ１の接続点の電圧
Ｒ，Ｅ８ＩＮ’ｅ検出し、リセット信号Ｌ（Ｅ Ｓ １
’ｅ比出力る、リセット処理回路５から構成される。
次にこの回路の動作を第４図に示す。
電圧ＶＣＣ１が上昇すると、１１．Ｅ８ＩＮ信号は、抵
抗器Ｒ１およびコンデンサＣ１の作用で、ＶＣＣｌより
遅れて立ち上がる。そしてＩＩ、ＥＳＩＮ電圧がＶ Ｔ
Ｉ−１１に達した時に、ＲＥＳＩ信号を立ち上げ、制
御回路３のリセットを解除する。このようにして、電源
ＯＮ時に、電源電圧ｖｃｃｉが（Ｉｍ立するまで、制御
回路３をリセットしておくことにより、電源ＯＮ時の誤
信号出力を阻Ｉトすることができる。しかしながら本リ
セット回路は、′電源ＯＦ Ｉｉ’時に、Ｒ１（ＳＩＮ
伯号が抵抗器孔１およびコンデンサＣＩの作用で低下し
にくいためリセットがかからないという欠点がある。望
まれるリセット信号は第５図に示すように、ｉｔ源′屯
圧ｖｃｃ１が規定電圧Ｖ１に達した後、一定時間Ｔ３経
過後にリセッ）ＲＭＳｋ解除し、電源電圧が低下する場
合は、規定電圧■１に達するより一定時間Ｔ４前にリセ
ットするものである。
抗器Ｒ１およびコンデンサＣ１の作用で、ＶＣＣｌより
遅れて立ち上がる。そしてＩＩ、ＥＳＩＮ電圧がＶ Ｔ
Ｉ−１１に達した時に、ＲＥＳＩ信号を立ち上げ、制
御回路３のリセットを解除する。このようにして、電源
ＯＮ時に、電源電圧ｖｃｃｉが（Ｉｍ立するまで、制御
回路３をリセットしておくことにより、電源ＯＮ時の誤
信号出力を阻Ｉトすることができる。しかしながら本リ
セット回路は、′電源ＯＦ Ｉｉ’時に、Ｒ１（ＳＩＮ
伯号が抵抗器孔１およびコンデンサＣＩの作用で低下し
にくいためリセットがかからないという欠点がある。望
まれるリセット信号は第５図に示すように、ｉｔ源′屯
圧ｖｃｃ１が規定電圧Ｖ１に達した後、一定時間Ｔ３経
過後にリセッ）ＲＭＳｋ解除し、電源電圧が低下する場
合は、規定電圧■１に達するより一定時間Ｔ４前にリセ
ットするものである。
次に電源ＯＦＦ時の対策として現在使用されている停電
処理回路金弟６図に示す。この回路は比較器ＣＭＰのマ
イナス端子に基量電圧ｖｓを印加し、電源電圧ＶＣＣＩ
を抵抗器比２．几３の分圧電圧几ＥＳＩＮを比較器ＣＭ
Ｐのプラス端子に接続する構成としたものである。本回
路の動作タイムチャー）１−第７図に示す。電源５１（
圧の低い領域では比較器も動作できないため電圧の立ち
上り時に時間Ｔ５の間リセット解除信号が出力される。
処理回路金弟６図に示す。この回路は比較器ＣＭＰのマ
イナス端子に基量電圧ｖｓを印加し、電源電圧ＶＣＣＩ
を抵抗器比２．几３の分圧電圧几ＥＳＩＮを比較器ＣＭ
Ｐのプラス端子に接続する構成としたものである。本回
路の動作タイムチャー）１−第７図に示す。電源５１（
圧の低い領域では比較器も動作できないため電圧の立ち
上り時に時間Ｔ５の間リセット解除信号が出力される。
比較器が動作を始めリセット信号を出力し、制御回路の
動作保証電圧ｖ１に達すると、リセットヲ解除する。電
源がＯＦＦされた場合は、電源電圧ＶＣＣＩがＶｌまで
低下した時リセット信号を出力するが、電源電圧の低い
領域では時間Ｔ６の間リセット解除信号が出力される。
動作保証電圧ｖ１に達すると、リセットヲ解除する。電
源がＯＦＦされた場合は、電源電圧ＶＣＣＩがＶｌまで
低下した時リセット信号を出力するが、電源電圧の低い
領域では時間Ｔ６の間リセット解除信号が出力される。
従って実回路では、このリセット解除信号が問題ないか
１金色試験により確認しなければならないという問題が
生ずる。これは大変厄介な問題である。
１金色試験により確認しなければならないという問題が
生ずる。これは大変厄介な問題である。
本発明の目的は、前述した電源ＯＦＦ時における電子装
置の誤信号出力阻止手段を提供することにある。
置の誤信号出力阻止手段を提供することにある。
本発明の要旨は、電源の供給を受けて動作する制御回路
と、停電処理回路を備えた、制御装置において、電源が
０ＦＩｉ’した場合に、停電処理回路の電源電圧を、制
御回路の電圧よりも長時間保持することにより、制御回
路の誤信号出力を阻止を確実に行なうものである。
と、停電処理回路を備えた、制御装置において、電源が
０ＦＩｉ’した場合に、停電処理回路の電源電圧を、制
御回路の電圧よりも長時間保持することにより、制御回
路の誤信号出力を阻止を確実に行なうものである。
以下本発明の実施例を第８図〜第１１図にて説明する。
第８図は本発明の実施例を示す図で、５は従来の裂施例
と同様なリセッ） ［ｉｌ路である。比較器ＣＭＰのマ
イナス入力端子には基僧屯１Ｅ Ｖ Ｓを印加し、プラ
ス入力端子には′亀貯電圧ｖ ｃ ｃ １を抵抗器１（
、２とＲ３で分圧しこの電圧金印ｊＪ［Ｉ ｔ、でいる
。６は本発明のポイントとなる蓄１）１回路で、ダイオ
ードＤとコンデンサｃ２より構成される。
と同様なリセッ） ［ｉｌ路である。比較器ＣＭＰのマ
イナス入力端子には基僧屯１Ｅ Ｖ Ｓを印加し、プラ
ス入力端子には′亀貯電圧ｖ ｃ ｃ １を抵抗器１（
、２とＲ３で分圧しこの電圧金印ｊＪ［Ｉ ｔ、でいる
。６は本発明のポイントとなる蓄１）１回路で、ダイオ
ードＤとコンデンサｃ２より構成される。
この回路の動作タイムチャートを第９図に示す。
電源電圧■ＣＣ１がゼロボルトから上昇を始めると、電
流はダイオードＤ’に介してコンデンサｃ２に流れ、電
圧ＶＣＣ２も上昇する。電圧ＶＣＣ２が低い間は、比較
器ＣＭＰは動作できないため一定時間Ｔ５の間はリセッ
ト解除信号を出方するが、比較器ＣＭ Ｐが動作舎始め
ると、リセット信号を出力し、ＶＣＣＩが規定電圧Ｖ１
に達するとリセットを解除する。次にｖｃｃｉが低下し
た場合について説明する。電源電圧が低下し、規定電圧
Ｖ１より低下すると、リセット回路５はこれ全検出して
、リセット信号几Ｅ Ｓ ２ 全出力する。ｖｃｃ１が
さらに低下してゼロボルトになっても、コンデンサＣ２
およびダイオードＤの作用によりＶＣＣ２は電圧を保持
しており、比較器ＣＭ、 Ｐは正常に動作可能である。
流はダイオードＤ’に介してコンデンサｃ２に流れ、電
圧ＶＣＣ２も上昇する。電圧ＶＣＣ２が低い間は、比較
器ＣＭＰは動作できないため一定時間Ｔ５の間はリセッ
ト解除信号を出方するが、比較器ＣＭ Ｐが動作舎始め
ると、リセット信号を出力し、ＶＣＣＩが規定電圧Ｖ１
に達するとリセットを解除する。次にｖｃｃｉが低下し
た場合について説明する。電源電圧が低下し、規定電圧
Ｖ１より低下すると、リセット回路５はこれ全検出して
、リセット信号几Ｅ Ｓ ２ 全出力する。ｖｃｃ１が
さらに低下してゼロボルトになっても、コンデンサＣ２
およびダイオードＤの作用によりＶＣＣ２は電圧を保持
しており、比較器ＣＭ、 Ｐは正常に動作可能である。
従って几ＥＳ２信号は低レベルを保持し、完全なリセッ
ト信号を出力することができる。なお本回路においても
、電源ＯＮ時で、電源電圧が低い領域では、リセット解
除イＮ号が出力されるため、実用上は、電源ＯＮ時によ
い特性を示す第３図の４に示す回路と、本発明の回路を
組み合わせて使用する。この組み合わせ回路を第１０図
に示す。７は本発明の第８図と同一回路、８は第３図の
４従来回路と同一回路である。
ト信号を出力することができる。なお本回路においても
、電源ＯＮ時で、電源電圧が低い領域では、リセット解
除イＮ号が出力されるため、実用上は、電源ＯＮ時によ
い特性を示す第３図の４に示す回路と、本発明の回路を
組み合わせて使用する。この組み合わせ回路を第１０図
に示す。７は本発明の第８図と同一回路、８は第３図の
４従来回路と同一回路である。
それぞれの出力端子はオーブンコレクターになっている
のが一般的で、この場合は、出力端子を構成できる。電
源ＯＮの時は回路８が機能し几ＥＳ信号を決定し、ＯＦ
Ｆ時には回路７が機能し１１．ＥＳ信号を決定する。以
上の動作により、第１１図に示す、リセットＲＥＳ信号
を得ることができる。この信号は第１１図に示すように
、理想に近いリセット信号である。
のが一般的で、この場合は、出力端子を構成できる。電
源ＯＮの時は回路８が機能し几ＥＳ信号を決定し、ＯＦ
Ｆ時には回路７が機能し１１．ＥＳ信号を決定する。以
上の動作により、第１１図に示す、リセットＲＥＳ信号
を得ることができる。この信号は第１１図に示すように
、理想に近いリセット信号である。
本発明によれば、極めて単純な回路で、電ｙ７４；’ｊ
ＯＮ、ＯＦＦ時の停電処理回路が構成でき、装置の信頼
性の確保に大きな効果がある。
ＯＮ、ＯＦＦ時の停電処理回路が構成でき、装置の信頼
性の確保に大きな効果がある。
第１図は一般の１Ｅ子装置の１１′ｑ成図、第２図−設
電子装置の電源ＯＮ、ＯＦＦ時の＋ｐｊ作説明図、第３
図は従来の制御１］挨置の構成図、第４図は従’ｌ’：
の制御装置の動作説明図、第５図は理想的なリセット信
号説明図、第６図は従来の停電処理回路１“６（Ｉシ戊
図、第７図は従来の停電処理回路の動作説明図、第８図
は本発明の停電処理回路構成１ｇＩ 、第９図は本発明
の動作説明図、第１０図は本発明の停電処理回路の他の
実゛施例、第１１図は他の実施例の動作説明図である。 １・・・電源、２・・・制御装置、３・・・制御回路、
４および８・・・従来の停電処理回路、５および８・・
・従来の停電処理回路の他の例、６・・・本発明の蓄電
回路、７・・・本発明の停電処理回路である。 代幽人 弁理士 尚僑明失 俄７ｍ 着ＰＭ そ／ｌ ｆｆｌ
電子装置の電源ＯＮ、ＯＦＦ時の＋ｐｊ作説明図、第３
図は従来の制御１］挨置の構成図、第４図は従’ｌ’：
の制御装置の動作説明図、第５図は理想的なリセット信
号説明図、第６図は従来の停電処理回路１“６（Ｉシ戊
図、第７図は従来の停電処理回路の動作説明図、第８図
は本発明の停電処理回路構成１ｇＩ 、第９図は本発明
の動作説明図、第１０図は本発明の停電処理回路の他の
実゛施例、第１１図は他の実施例の動作説明図である。 １・・・電源、２・・・制御装置、３・・・制御回路、
４および８・・・従来の停電処理回路、５および８・・
・従来の停電処理回路の他の例、６・・・本発明の蓄電
回路、７・・・本発明の停電処理回路である。 代幽人 弁理士 尚僑明失 俄７ｍ 着ＰＭ そ／ｌ ｆｆｌ
Claims (1)
- １、一定電圧の電源の供給を受けて動作する制御回路と
、該電源電圧が規定値以下に低丁したことを検出し、停
電処理を行う、停電処理回路を備えた制御装置において
、制御回路には、該電源を直接供給し、停電処理回路に
ついては、＃電源の高電圧部をダイオードのアノードに
接続し、ダイオードのカソードと、該電源の低圧部間に
はコンデンサを接続し、該コンデンサと並列に停電処理
回路を接続し、コンデンサの蓄電作用にエリ、停電処理
回路を、制御回路より長時間１ＩＩｈ作させ、停電処理
を確実に行なわせるよう構成したことを特徴とする制御
装置の停電処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156548A JPS5947622A (ja) | 1982-09-10 | 1982-09-10 | 制御装置の停電処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156548A JPS5947622A (ja) | 1982-09-10 | 1982-09-10 | 制御装置の停電処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947622A true JPS5947622A (ja) | 1984-03-17 |
Family
ID=15630199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156548A Pending JPS5947622A (ja) | 1982-09-10 | 1982-09-10 | 制御装置の停電処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100930U (ja) * | 1990-01-31 | 1991-10-22 |
-
1982
- 1982-09-10 JP JP57156548A patent/JPS5947622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100930U (ja) * | 1990-01-31 | 1991-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8310286B2 (en) | Controller and voltage detection enabling circuit thereof | |
| EP3683688B1 (en) | Corrosion protection circuit for serial bus connector | |
| US10976768B2 (en) | Clock adjusting device and transmission system, and method thereof | |
| US7265518B2 (en) | Method of automatically cutting off power in case of low battery voltage in mobile electronic unit | |
| JP6638068B2 (ja) | システム電源回路および電子機器、電子機器の保護方法 | |
| JPH0588793A (ja) | 拡張システム | |
| US7514816B2 (en) | Output current threshold adjustment for a power supply | |
| US6182230B1 (en) | Active accelerated discharge of a capacitive system | |
| US11704991B2 (en) | Power failure detection device and method | |
| JPS5947622A (ja) | 制御装置の停電処理回路 | |
| US6903583B1 (en) | Power supply shutdown control | |
| US20070103211A1 (en) | Reset circuit | |
| CN216052961U (zh) | 一种掉电时序控制电路 | |
| JP2021536017A (ja) | 電圧検出システム | |
| GB2149984A (en) | Backup power source circuit for control circuit | |
| JP2937546B2 (ja) | 外部電源端子を備える小型電子機器のメモリ保護装置 | |
| US7221200B1 (en) | Programmable low voltage reset apparatus for multi-Vdd chips | |
| JPH0122367Y2 (ja) | ||
| US11831145B2 (en) | Current sensing protection device for sensing whether current sensing element occurs short phenomenon | |
| JP2002023865A (ja) | 安定化電源装置及びそれを備えた電子機器 | |
| CN111404538B (zh) | 连接电路及其连接方法 | |
| CN102637055B (zh) | 通信系统 | |
| CN114152897B (zh) | 断电检测装置与方法 | |
| JPS6016129A (ja) | 電源リセツト回路 | |
| JPH0720759Y2 (ja) | 停電補償誤動作防止機能を有する電源回路 |