JPS5949616B2 - 演算方式 - Google Patents
演算方式Info
- Publication number
- JPS5949616B2 JPS5949616B2 JP51122871A JP12287176A JPS5949616B2 JP S5949616 B2 JPS5949616 B2 JP S5949616B2 JP 51122871 A JP51122871 A JP 51122871A JP 12287176 A JP12287176 A JP 12287176A JP S5949616 B2 JPS5949616 B2 JP S5949616B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- register
- arithmetic
- executed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims description 8
- 238000004364 calculation method Methods 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は演算結果を得るために同一演算命令を複数回繰
わ返し実行する必要があるような演算（例えば乗算）の
演算方式に関するものである。
わ返し実行する必要があるような演算（例えば乗算）の
演算方式に関するものである。
従来、このような演算の演算方式としては、同一演算命
令を繰り返し実行させるべき回数をデータとして与え、
上記演算命令を１回実行する毎に該データから１を減じ
、この値が０になつた時点で演算終了とする方式が最も
一般的である。第１図にこの演算方式のフローチャート
を示す。この演算方式の場合、第１図のごと＜、まずス
テップａでデータがｏかどうか判断し、０でなければ、
ステップをでデータから１を減じステップｃで演算命令
を実行し、再びステップａに戻るループが形成されてお
わ、データがＮであればＮ回ループして３×Ｎ個のステ
ップの演算時間を費す。本発明の目的は上述のループで
費すステップ数を削減し演算時間の短縮化を図ることに
ある。以下、演算結果を得るために同一演算命令を複数
回繰り返し実行する必要がある演算として乗算を例にと
り図面を参照して本発明を詳細に説明する。第２図は従
来のＲＯＭおよびレジスタによる演算方式の乗算ルーチ
ンのフローチャートである。
令を繰り返し実行させるべき回数をデータとして与え、
上記演算命令を１回実行する毎に該データから１を減じ
、この値が０になつた時点で演算終了とする方式が最も
一般的である。第１図にこの演算方式のフローチャート
を示す。この演算方式の場合、第１図のごと＜、まずス
テップａでデータがｏかどうか判断し、０でなければ、
ステップをでデータから１を減じステップｃで演算命令
を実行し、再びステップａに戻るループが形成されてお
わ、データがＮであればＮ回ループして３×Ｎ個のステ
ップの演算時間を費す。本発明の目的は上述のループで
費すステップ数を削減し演算時間の短縮化を図ることに
ある。以下、演算結果を得るために同一演算命令を複数
回繰り返し実行する必要がある演算として乗算を例にと
り図面を参照して本発明を詳細に説明する。第２図は従
来のＲＯＭおよびレジスタによる演算方式の乗算ルーチ
ンのフローチャートである。
図中、Ｘは演算結果を格納するレジスタ、Ｙは被演算数
を格納するレジスタ、ｚは演算数を格納するレジスタで
ある。まず同図ステップ１でＺレジスタの最下位桁ＺＬ
が０であるか判断をし、次に＼０であればＺＬから１を
減じ（同図ステップ２）、次に加算命令Ｘ ＋ Ｙ−−
Ｘを実行し同図ステップ１へ戻る。
を格納するレジスタ、ｚは演算数を格納するレジスタで
ある。まず同図ステップ１でＺレジスタの最下位桁ＺＬ
が０であるか判断をし、次に＼０であればＺＬから１を
減じ（同図ステップ２）、次に加算命令Ｘ ＋ Ｙ−−
Ｘを実行し同図ステップ１へ戻る。
もしステップ１でＺＬ＝０となればステップ４、５を実
行しＸおよびＺのレジスタを１桁右シフト（ＲＳ）する
。ステップ５でｚレジスタがすべてｏすなわちＺ＝０な
らば演算を終了し、ｚ＼０ならば再びステップ１へ移り
Ｚ＝０になるまで同様のループをくわかえす。上記乗算
ルーチン中最も演算時間のかかるのはステップ１−２−
３のループである。
行しＸおよびＺのレジスタを１桁右シフト（ＲＳ）する
。ステップ５でｚレジスタがすべてｏすなわちＺ＝０な
らば演算を終了し、ｚ＼０ならば再びステップ１へ移り
Ｚ＝０になるまで同様のループをくわかえす。上記乗算
ルーチン中最も演算時間のかかるのはステップ１−２−
３のループである。
すなわちｚレジスタがＮ桁で各桁の内容がすべて９であ
れば３×９×Ｎ＝２７Ｎステップをついやすことになる
。また第２図においては、ステップ３からステップ１へ
自由にアドレスが移れるハードウェアを想定したが、ア
ドレス指定を逐次カウンターにより＋１して行なう方式
に訃いては、ステツプ３からステツプ１へシーケンスを
制御する場合アドレスジヤンプ命令（ＪＵＭＰ）が必要
となり、前述のループは４×９ＸＮ＝３６Ｎステツプに
なる。
れば３×９×Ｎ＝２７Ｎステップをついやすことになる
。また第２図においては、ステップ３からステップ１へ
自由にアドレスが移れるハードウェアを想定したが、ア
ドレス指定を逐次カウンターにより＋１して行なう方式
に訃いては、ステツプ３からステツプ１へシーケンスを
制御する場合アドレスジヤンプ命令（ＪＵＭＰ）が必要
となり、前述のループは４×９ＸＮ＝３６Ｎステツプに
なる。
一方、ステツプ１−４−５−６−１のループは処理桁に
つき１度しかないので４×Ｎ＝４Ｎステツプをついやす
にすぎない。すなわち、本発朋は上記１−２−３のルー
プが上記１−４−５−６−１のループに比べて費すステ
ツプ数が多いことに着目し該１−２−３のループがつい
やすステツプ数を削減することにより演算時間の短縮を
図つたものである。
つき１度しかないので４×Ｎ＝４Ｎステツプをついやす
にすぎない。すなわち、本発朋は上記１−２−３のルー
プが上記１−４−５−６−１のループに比べて費すステ
ツプ数が多いことに着目し該１−２−３のループがつい
やすステツプ数を削減することにより演算時間の短縮を
図つたものである。
次に、第３図、第４図を用い本発明の乗算に対する一実
施例を説明する。
施例を説明する。
第３図は本発明の一実施例のハードウエアを示したもの
である。
である。
図において、１ａと１ｂとを含む部分が演算結果を格納
するＸレジスタ、２が被演算数を格納するＹレジスタ、
３ａと３ｂとを含む部分が演算数（すなわち加算命令Ｘ
＋Ｙ−Ｘを繰り返し実行すべき回数データ）を格納する
ｚレジスタであｂ１いずれも循環保持型のレジスタであ
る。なお、１ｂ１ ３ｂはそれぞれＸレジスタ、Ｚレジ
スタの４ビツトからなる最下位桁格納部である。４は読
み出し専用メモリ（以下ＲＯＭと称す）、５はＲＯＭ４
のアドレスを指定するアドレス指定レジスタ（以下ＡＲ
と称す）、６はインストラクシヨンデコーダ（以下１Ｄ
と称す）、７は１０進加算機能を有するフル・アダー（
以下ＦＡと称す）、８は指定された桁に相当するタイミ
ング信号を発生するカウンタ、９は４ビツトのラツチ、
１０は判定回路、１１〜１８はＩＤ６のインストラクシ
ヨンにより開閉するゲータ、１９〜２９は信号線である
。
するＸレジスタ、２が被演算数を格納するＹレジスタ、
３ａと３ｂとを含む部分が演算数（すなわち加算命令Ｘ
＋Ｙ−Ｘを繰り返し実行すべき回数データ）を格納する
ｚレジスタであｂ１いずれも循環保持型のレジスタであ
る。なお、１ｂ１ ３ｂはそれぞれＸレジスタ、Ｚレジ
スタの４ビツトからなる最下位桁格納部である。４は読
み出し専用メモリ（以下ＲＯＭと称す）、５はＲＯＭ４
のアドレスを指定するアドレス指定レジスタ（以下ＡＲ
と称す）、６はインストラクシヨンデコーダ（以下１Ｄ
と称す）、７は１０進加算機能を有するフル・アダー（
以下ＦＡと称す）、８は指定された桁に相当するタイミ
ング信号を発生するカウンタ、９は４ビツトのラツチ、
１０は判定回路、１１〜１８はＩＤ６のインストラクシ
ヨンにより開閉するゲータ、１９〜２９は信号線である
。
第４図は本発明の一実施例である乗算ルーチンのフロー
チヤートを示した図である。
チヤートを示した図である。
第４図において、各命令ステツプの右肩の数字はステツ
プ番号、左側のＡＲＬ＝０〜９はＲＯＭ４における各命
令ステツプのアドレスの下位番地（ＡＲＬ）が０〜９で
あることを示す。ステツプ１のＺＬ−→ＡＲＬなる命令
がＲＯＭ４より読み出されると、まずインストラクシヨ
ン１９ｅによりｚレジスタの内容を信号線２３に出力さ
せるべくゲート１６を開かせる。次に、インストラクシ
ヨン１９ｊによりカウンタ８にＺ１に相当するタイミン
グ信号を発生させ、同時にインストラクシヨン１９ｈに
よりゲート１７を上記タイミング信号期間開かせる。こ
れによつて、信号線２４にＺＬの内容を出力し９にラツ
チさせる。次に実行すべき命令のアドレスはＲＯＭ出力
の一部２８、２９によつて指定されるのであるが、ＺＬ
−ＡＲＬ実行時にはインストラクシヨン１９１が２９の
替りにラツチ７の出力を信号線２５を介してＡＲ５の下
位４ビツト５ｂに入力させる。このようにカウンタ８と
ゲート１７とラツチ９とはＺレジスタの最下位桁ＺＬを
ＡＲ５に転送する手段を構成している。従つてＺＬの内
容が９ならばステツプ２へ移行し、上から１番目の加算
命令Ｘ＋Ｙ−Ｘを実行する。この時はインストラクシヨ
ン１９ｃによりゲート１３がＦＡ７へＸレジスタの内容
を出力し、Ｙレジスタの内容はインストラクシヨン１９
ｅによりゲート１４が開かれることによりＦＡ７に入る
。ＦＡ７は１０進加算をしその結果は信号線２６を通じ
インストラクシヨン１９ａによつて開かれたゲート１１
を介し再びＸレジスタに入る。ステツプ２の命令を実行
する時、ＲＯＭ４は信号線２８、２９を介して次に実行
すべきアドレスとしてステツプ３（ＡＲＬ＝８）を指定
する。Ｘ＋Ｙ−Ｘの命令はステツプ１０の上から９番目
まで同様にして９回実行され、ｚＬ＝ｍ（ｍは０から９
までの整数）ならば上から９−ｍ＋１番目目の加算命令
までｍ回Ｘ＋Ｙ−Ｘの命令を実行する。ステツプ１１の
ｚレジスタ右シフト命令（Ｚ→ＲＳ）がＲＯＭ４より読
み出させると、インストラクシヨン１９ｆによりゲート
１５が開き、信号線２２を通じて信号が循環する。ステ
ツプ１２においても、インストラクシヨン１９ｂにより
開いたゲート１２と、信号線２６と、インストラクシヨ
ン１９ａにより開いたゲート１１とにより右シフトパス
を形成し、Ｘレジスタ右シフト命令（Ｘ−ＲＳ）を実行
する。続いてステツプ１３ではインストラクシヨン１９
ｇにより判定回路１０へｚレジスタの内容が出力され、
ＺＸ０ならば信号線２７へアドレス修飾信号を出し、次
実行アドレスをステツプ１に戻す。上述の様に各ステツ
プを実行すると、第２図のループ１−２−３に相当する
ステツプ数はｚの各桁の内容がすべて９であつても（９
＋１）×Ｎ＝１０Ｎステツプで済ませられる。
プ番号、左側のＡＲＬ＝０〜９はＲＯＭ４における各命
令ステツプのアドレスの下位番地（ＡＲＬ）が０〜９で
あることを示す。ステツプ１のＺＬ−→ＡＲＬなる命令
がＲＯＭ４より読み出されると、まずインストラクシヨ
ン１９ｅによりｚレジスタの内容を信号線２３に出力さ
せるべくゲート１６を開かせる。次に、インストラクシ
ヨン１９ｊによりカウンタ８にＺ１に相当するタイミン
グ信号を発生させ、同時にインストラクシヨン１９ｈに
よりゲート１７を上記タイミング信号期間開かせる。こ
れによつて、信号線２４にＺＬの内容を出力し９にラツ
チさせる。次に実行すべき命令のアドレスはＲＯＭ出力
の一部２８、２９によつて指定されるのであるが、ＺＬ
−ＡＲＬ実行時にはインストラクシヨン１９１が２９の
替りにラツチ７の出力を信号線２５を介してＡＲ５の下
位４ビツト５ｂに入力させる。このようにカウンタ８と
ゲート１７とラツチ９とはＺレジスタの最下位桁ＺＬを
ＡＲ５に転送する手段を構成している。従つてＺＬの内
容が９ならばステツプ２へ移行し、上から１番目の加算
命令Ｘ＋Ｙ−Ｘを実行する。この時はインストラクシヨ
ン１９ｃによりゲート１３がＦＡ７へＸレジスタの内容
を出力し、Ｙレジスタの内容はインストラクシヨン１９
ｅによりゲート１４が開かれることによりＦＡ７に入る
。ＦＡ７は１０進加算をしその結果は信号線２６を通じ
インストラクシヨン１９ａによつて開かれたゲート１１
を介し再びＸレジスタに入る。ステツプ２の命令を実行
する時、ＲＯＭ４は信号線２８、２９を介して次に実行
すべきアドレスとしてステツプ３（ＡＲＬ＝８）を指定
する。Ｘ＋Ｙ−Ｘの命令はステツプ１０の上から９番目
まで同様にして９回実行され、ｚＬ＝ｍ（ｍは０から９
までの整数）ならば上から９−ｍ＋１番目目の加算命令
までｍ回Ｘ＋Ｙ−Ｘの命令を実行する。ステツプ１１の
ｚレジスタ右シフト命令（Ｚ→ＲＳ）がＲＯＭ４より読
み出させると、インストラクシヨン１９ｆによりゲート
１５が開き、信号線２２を通じて信号が循環する。ステ
ツプ１２においても、インストラクシヨン１９ｂにより
開いたゲート１２と、信号線２６と、インストラクシヨ
ン１９ａにより開いたゲート１１とにより右シフトパス
を形成し、Ｘレジスタ右シフト命令（Ｘ−ＲＳ）を実行
する。続いてステツプ１３ではインストラクシヨン１９
ｇにより判定回路１０へｚレジスタの内容が出力され、
ＺＸ０ならば信号線２７へアドレス修飾信号を出し、次
実行アドレスをステツプ１に戻す。上述の様に各ステツ
プを実行すると、第２図のループ１−２−３に相当する
ステツプ数はｚの各桁の内容がすべて９であつても（９
＋１）×Ｎ＝１０Ｎステツプで済ませられる。
これは第２図のＺＬ−１−ＺＬ及びＺＬ＼０の命令をＮ
回実行する代りに、Ｚ，−ＡＲＬの命令と連続して実行
される様にアドレスを割６つけた９ステツプのＸ＋Ｙ−
Ｘ命令とを用いたからである。なお、ＺＬ−ＡＲＬの機
能は通常データによつてアドレスを制御される手段とし
て多くの電卓のハードウエアに備えられている。
回実行する代りに、Ｚ，−ＡＲＬの命令と連続して実行
される様にアドレスを割６つけた９ステツプのＸ＋Ｙ−
Ｘ命令とを用いたからである。なお、ＺＬ−ＡＲＬの機
能は通常データによつてアドレスを制御される手段とし
て多くの電卓のハードウエアに備えられている。
本発明によれば演算に使用されるＲＯＭのステツプ数を
わずか増加させるのみで簡単に演算時間の短縮を図るこ
とが可能になる。
わずか増加させるのみで簡単に演算時間の短縮を図るこ
とが可能になる。
次にシステムが逐次カウンターによりアドレスを＋１し
て指定する場合を考えると、筆４図の様に次に実行すべ
きアドレスを９番地から直接８番地に指定することは不
可能である。
て指定する場合を考えると、筆４図の様に次に実行すべ
きアドレスを９番地から直接８番地に指定することは不
可能である。
しかし計算機に補数命令ＺＬ−ＺＬがあれば、第５図の
ごとくＺＬ−ＡＲＬの命令の直前スアツプとしてＺＬ一
Ｚ１なる命令ステツプを設け９個の加算命令の番地ＡＲ
Ｌを０６〜１４に割り付けることにより本発明により本
発明を実施できる。何故ならば、２進４ビツトで考える
なら９の補数は６でありＡＲＬ＝０６番地から逐次１４
番地までＸ＋Ｙ−Ｘが実行されるからである。以上に乗
算を例にとり本発明を説明したが、本発明はそれに限定
されるものではなく、演算結果を得るために同一演算命
令を複数回繰ｂ返し実行する必要があるその他の演算に
も本発明が適用可能であることは勿論である。
ごとくＺＬ−ＡＲＬの命令の直前スアツプとしてＺＬ一
Ｚ１なる命令ステツプを設け９個の加算命令の番地ＡＲ
Ｌを０６〜１４に割り付けることにより本発明により本
発明を実施できる。何故ならば、２進４ビツトで考える
なら９の補数は６でありＡＲＬ＝０６番地から逐次１４
番地までＸ＋Ｙ−Ｘが実行されるからである。以上に乗
算を例にとり本発明を説明したが、本発明はそれに限定
されるものではなく、演算結果を得るために同一演算命
令を複数回繰ｂ返し実行する必要があるその他の演算に
も本発明が適用可能であることは勿論である。
筆１図は従来の演算方式のフローチヤートを示した図、
填２図は従来の乗算の演算方式のフローチヤートを示し
た図、第３図は本発明の一実施例のハードウエアを示し
たブロツク図、第４図は本発明の一実施例のフローチヤ
ートを示した図、第５図は本発明の他の実施例のフロー
チヤートを示した図である。
填２図は従来の乗算の演算方式のフローチヤートを示し
た図、第３図は本発明の一実施例のハードウエアを示し
たブロツク図、第４図は本発明の一実施例のフローチヤ
ートを示した図、第５図は本発明の他の実施例のフロー
チヤートを示した図である。
Claims (1)
- １ 同一演算を複数回連続して実行する演算方式におい
て、演算命令が格納されているメモリと、このメモリへ
アドレスを供給して前記演算命令を読み出すアドレス手
段と、同一演算を繰り返し実行すべき回数を指定する回
数データを格納する手段と、前記回数データを前記アド
レス手段に送る手段とを有し、前記回数データを前記ア
ドレスの一部として用い、該アドレスによつて指定され
る回数分連続して前記演算命令を読み出し、それによつ
て連続して演算を実行するようにしたことを特徴とする
演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51122871A JPS5949616B2 (ja) | 1976-10-15 | 1976-10-15 | 演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51122871A JPS5949616B2 (ja) | 1976-10-15 | 1976-10-15 | 演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5348631A JPS5348631A (en) | 1978-05-02 |
| JPS5949616B2 true JPS5949616B2 (ja) | 1984-12-04 |
Family
ID=14846685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51122871A Expired JPS5949616B2 (ja) | 1976-10-15 | 1976-10-15 | 演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949616B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD603346S1 (en) | 2008-12-11 | 2009-11-03 | Black & Decker Inc. | Automatic light switch |
-
1976
- 1976-10-15 JP JP51122871A patent/JPS5949616B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD603346S1 (en) | 2008-12-11 | 2009-11-03 | Black & Decker Inc. | Automatic light switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5348631A (en) | 1978-05-02 |
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