JPS59501035A - パケツト交換システム用インタ−フエ−ス施設 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パケット交換システム用インタフェース施設技術分野 本発明は統合音声およびデータ信号通信用のパケット交換施設および方法に関す る。本発明（ｄ細目的には各パケットを音声および／捷たはデータ呼の期間中そ の着信地へのルート指定を行う翻訳情報を提供するパケット交換網とインタフェ ースをとる分散制御施設に関する。

発明の背景 パケット通信は短い高速度のバーストとして生起し、該バースト間には長い休止 期間があるような情報を伝送するための経済的で現実的なシステムであることが 知られている。このパケット通信を使用することにより交換および伝送側設は効 率的に使用できる。同数ならば施設は情報が実ｉ県に伝送される期間中において のみ欧州されるからである。

パケットの形をした音声情報の伝送はＴ１しい通信技術であるが、未だ広く商用 はされていない。音声をパケット化することによりより経済的で効率の艮い通信 システムが得られるだけでなく、全国的な規模で児全に統合された音声およびデ ータ・サービスを導入することが容易となる。

統合パケット通はシステムに対する重要な制約は、符号化された音声のパケット が発信源から送信された後、定められた最大時間内に溜信点で受信されねばなら ないことである。この制約が漏されないならばパケットは音声に対して使用する ことは出来ない。伺故ならば再生された音声の忠実Ｊ政が劣化するからである。

パケット交換を行う従来のシステムは制限されたパケット取扱い能力（即ち１秒 当り数千のパケットしか取扱えない能力）を有するわすが数百のノートのみから 成る比教的小さなシステムであった。このようなシステムの欠点は各交換ノート に複雑なｔ１算機と技巧を凝らしたソフトウェア・パッケージを用意してパケッ ト交換機能を実行しなければならないということである。更にこれらシステムは 誤り回復およびフロー制御を行うのに複雑な副１却プロトコルを使用しており、 その結果、パケット取扱い能力は制限されることになる。

従来技術においてパケット交換の速度が遅くなる原因は各パケットがパケット交 換システムを通って進むとき中央計単機が各パケット中のアドレス情報を翻訳し なければならなり点にあった。この翻訳は割算機にとっては時間を消費する操作 であり、その結果特にトラフィックが犬なるときに交換網および計算機において パケットを遅延させ、輻榛を生じさせていた。各パケットがパケット交換網によ り受信されるとき、従来の技南では中火計算機が受信したパケット中の論理アド レス情報を該パケットを交換網を通してその所望の着信点に同かわせるのに必要 な物理的なアドレス情報に翻訳する必要が、あった。

以上述べた如く、各々の受信したパケットに対する翻訳の実行に際し中火計算機 の負荷を璧滅する施設ならひに最小の遅延でパケット交換を行うへく論理アドレ スを物理アドレスに翻訳する改良された施設に対する要求が存在する。特に過度 の遅延を受けていない忠実な音声信号の通信を可能とするパケット交換制御装置 に対する。要求が存在する。

前述の問題点は本発明の原理に従い以下に述べる方法および装置により解決され た。即ち最小の遅延時間を与える高速の音声および／またはデータ・パケット通 信（は所望の着信点に高速パケット通信を行う交倭網とのインタフェースを行い 、かつパケット・メツセージ呼の残りの部分で分散制御施設が使用するべくルー ト翻訳ｌｆ報を抽出するために初期呼設定期間中に中央プロセッサとのインタフ ェースを行う分散制御装置を提供することにより実現される。重要な改善点は交 換網内の交換ノートが論理アドレスから物理アドレスへの翻訳を実行するのに際 しパケット呼の期間中中央プロセッサのメモリにアクセスする必要がなく、交換 ノートはこれら機能を実行するのに分散制御施設を利用する点にある。その結果 交換ノートおよび中火計算機のアクセス輻嬶により従来生していた遅延より少い 遅延て交換を行うことが出来る。

図示の実画例にあっては、パケット交換ネットワークはトランクより成る伝送リ ンクによって相互接続されている。このようなトランクはその終端の各々におい て分敢匍１伍インタフェース画設により終端されている。この分散層制御インタ フェース弛設はトランクを交換網に接続するトランク・コントローラである。ト ランク・コントローラは高速パケット通信システムの中核を形成し、パケットが システムを通って運行するとき各々の受信されたパケットに対し論理アドレスか ら物理アドレスへの翻訳を実行するための必要な分散配置されたハードウェアを すべて有している。

トランク・コントローラの重要な機能はパケット呼の開始時のパケット・メツセ ージ設定手続き期間中パケット交換網と中央ｉｔ　Ｎ機即ちプロセッサとのイン タフェースをとることである。このときトランク・コントローラがメツセージ設 定パケットに応動して交換網ヲ介して中央プロセッサと通［言を行ってそこから 論理および物理アドレス情報を取り出し、該情報をパケット呼の残りの部分のた めにトランク・コントローラ・メモリ・ユニット中に記］潰する。プロセッサは 記・１意された情報の楯度を、１英証し、その後論理アドレスから物理アドレス への翻訳から解放される。その後この翻訳はトランク・コントローラ内のメモリ ・ルック・アップ操作により各々の受信されたパケットに対し分散的に実行され る。明らかにこの翻訳＠能の分数実行によりこれ寸て“同−伝能を実行するには 中央プロセッサへのアクセスをめていた交換ノート内での輻幅（は生じなくなる 。本発明は各パケットがトランク・コントローラを通過するときトランク・コン トローラ内でこれら翻訳が実行される。

中央プロセッサが起呼端末と仮睡端末の間の双方向伝送を行うためメツセージ設 定パケットに応動して２組の論理および物理アドレスを発生するのは本発明の１ つの特徴である。プロセッサは１組の論理および物理アドレスを送信して呼設定 パケットを受信するトランク・コントローラのメモリ中に記憶させ、論理および ｆＩ理子アドレス第２の組を送信して仮睡端末に向うトランク・コントローラの メモリ中に記憶させる。トランク・コントローラ中の記憶内容を検証した後、プ ロセッサはパケット呼の期間中央なる翻訳操作から解放され、起呼お工び被呼端 末間の双方向通信が２つのトランク・コントローラ中に記１意された検証済みの アドレス情報により実行される。

２つのトランク・コントローラの内のいずれかが初期呼設定に続いて接続された トランクからパケットを受信すると、該コントローラは該パケット中に含１れて いる論理アドレスに応動して該パケットを交換網を通して自動的に経路指定のた め論理アドレスから物理アドレスへの翻訳を行い：受信したパケットとアドレス 翻訳情報を連結して新らしいパケットを形成し；政断らしいパケ゛ノドを交換網 に送信する。交換網は静子アドレスに応動して新らしく形成されたパケットを他 のトランク・コントローラに向わせる。すると該トランク・コントローラはやっ て米たパケットに応動して付加された情報を除去し、元のパケットをその付属の トランクで送信する。

各々のトランク・コントローラは３つの主要ユニットを有している。外部インタ フェース・ユニットは付属のトランクを介してパケットを送受信するのに使用さ れる。

交換機インタフェース・ユニットは交換網とパケットを送受信するのに使用され る。メモリ・ユニットはトランクを通して送信されているパケットを記憶すると 共に設定操作期間中に中央プロセッサから受信された論理アドレスから物理アド レスへの翻訳情報を記１意するのに使用される。

パケット交俣システム内で送信されるパケットの型には２つある。即ちトランク ・パケットと交換機パケットである。トランク・コントローラがトランクからト ランク・パケットを受信すると、トランク・コントローラは交換機パケットの交 換網を通して第２のトランク・コントローラに至る通信路を制御する物理アドレ スを含む付加的情報を付加することによりトランク・パケットから交換様パケッ トを形成する。

詳細に述べると、トランクから交換網への通信はトランクからトランク・バケツ 、トを受信することに応動して外部インタフェース・ユニットにより実行され、 該パケットをメモリ・ユニットの受信バッファ中に記憶する。

その後、交換機インタフェース・ユニットは記憶されたパケットにアクセスし、 交換穢パケットを形成し、該パケットを交侠謂全介して第２のトランク・コント ローラに送信する。

交換網からトランクへの通信は交換網から交換域パケットを受信することに応動 してトランク・コントローラの交換機インタフェース・ユニットにより実行され 、元のトランク・パケットをメモリ・ユニットの送信バッファから読み出し、記 憶する。メモリ・ユニットは外部インタフェース・ユニットに信号を加えて記１ 急、されたパケットにアクセスし、該パケットを付属のトランクで送信する。

交換機インタフェース・ユニットには交ｍ　ｆＡから交換機パケットを受信する 入力回路と、交換網に交換機パケットを送信する出力回路が設けられている。外 部インタフェース・ユニットはトランクから情報を受信する受信回路と付属のト ランクを介して情報全送信する送信回路を含んでいる。

メモリ・ユニットはアドレス・コントローラおよび多数のバッファを有するメモ リより成る。アドレス・コントローラはポインタを保持しており、ポインタ中の アドレスの制御の下で過当なバッファに対し情報を読み書きする。外部インタフ ェース・ユニットまたはスイッチ・インタフェース・ユニット中の回路がメモリ ・バッファから読み出しを行うか寸たはメモリ・バッファに誓き込みを行うと、 該回路はアドレス・コントローラｔｉ＋４性化し、ポインタの１つに記１意され たアトレスヲ使用してメモリ書き込みまたは読み出しを行う。アドレス・コント ローラはポインタをモニタし、１ｉ］Ｊ時荷足のバッファがパケットを記憶でと るかおよび何時特定のバッファが送信待ち状態のパケットを有しているかを決定 する。このモニタにより、アドレス・コントローラは外部および交換機インタフ ェース・ユニットの励１乍を市１ｊ御する。

パケットがバッファ中に記４ｉされているとき、アドレス・コントローラは一時 ポインタ中に適当なバッファ・ポインタを記ｌ、醸している。パケットの伝送に おいて誤りが生じ、そのパケットの記憶全破棄する必要がある場合には、バッフ ァ・ポインタは一時ポインタ中に記１．ハされた元のアドレスに等しくセットさ れる。その結果そのパケットは単にバッファから除去されることになる。

各々のトランク・パケットは受信トランク・コントローラがトランク・パケット に対して実行すべき操作を規定する制御フィールドを有している゛。その操作の １つとしてトランク・パケットをトランクから受信回路を介して受信し、該パケ ットを送（ｎ回路を介して同じトランクでループ・バック再送することがあけら れる。その？１ｊｌｌ　１ｆｌｌｌフイールドがこの操作にセットされているト ランク・パケットを受信すると、受信回路はトランク・パケットをトランク・テ スト・バッファ中に記・諺し、送信回路によりトランク・パケットの読み出しお よび再送を行なわせる。

各々の交換魚パケットはまた交遺蝋インタフェース回路により交換機パケットに 対して実行される種々の機能を規定する制御フィールドを有している。こＴＬら 裁能の内の１つとして入力回路ヲ介してパケットを受信し、該パケットを出力回 路を介してループ・アラウンド式に再送することがあけられる。交換機パケット は出力回路により再送される前にはメモリの交換機テスト・バッファ中に記憶さ れている。

交換機インタフェースによって実行される重要な慎能として、中央プロセッサか ら受信された論理アドレスから物理アドレスへの翻訳情報をトランク・コントロ ーラ・メモリ・ユニット中に書き込み、精度チェックのために中央プロセッサに 返送する前に前記メモリ中の書き込才れた情報を検証読み出しすることがある。

メモリ書き込みまたはメモリ読み出しパケットはこれらの機能を実行する。メツ セージ設定手続期間中、これらメモリ・パケットは交換網を介して中央プロセッ サによシ送信される。テ田訳情報が中央プロセッサにより記憶され、検証される と、中央プロセッサは最早呼との関わりは無くなる。

メモリ読み出しパケットは情報を読み出すのに使用され、該パケットは論理アド レスから物理アドレスへの翻訳情報がメモリ・ユニットから読み出されるアドレ スを含んでいる。メモリ読み出しパケットはプロセッサにより交換網を通して入 力回路に送信される。入力回路はアドレス・コントローラと共同動作してメモリ 読み出しパケットを交換機テスト・バッファ中に記憶する。出力回路はアドレス ・コントローラと共動動作してメモリ読み出しパケットを交換機テスト・バッフ ァから読み出し、メモリ読み出しパケット・アドレスを１吏用してアドレス・コ ントローラによって論理アドレスから物理アドレスへの翻訳情報を読み出す。次 に出力回路はメモリ読み出しパケット中に丁度読み出された論理アトＬノスがら 物理アドレスへの翻訳情報を挿入した後、該メモリ読み出しパケットを中央プロ セッサに返送する。

メモリ書き込みパケットは中央プロセッサにより入力回路に送信され、入力回路 はアドレス・コントローラと共同動作して論理アドレスから物理アドレスへの翻 訳情報をメモリ・ユニットの所定のロケーション中に！き込むと共にメモリ書き 込みパケットの残りの部分を交換機テスト・バッファ中に書き込む。出方回路は メモリ書き込みパケットを交換機テスト・バッファから読み出し、論理アドレス から物理アドレスへの翻訳情報をメモリ・ユニットの適当なロケーションから読 み出し、交換機パケットを組み立てる。（このパケットは中央プロセッサに返送 される。）この論理アドレスから物理アドレスへの翻訳情報の再読み出しにより 中央プロセッサはパケットを出力回路から受信したとき書き込み操作が正しく実 行されたことを検証する。

両端がトランク・コントローラで終端されているトランクにより相互接続されて いる交換網を有するパケット交換システムを通してのパケットの交換方法はトラ ンク・パケットを受信し、トランク・パケット中に含まれている論理アドレスを 物理アドレスに１．１１訳し、物理アドレスとトランク・パケットよりＪＪｚる 交換機パケットヲ組立て、該交換機パケットを交換網を通して送信し、該交換機 パケットをトランク・パケットに変換しトランク・パケットを他の交換網に再送 するところの第２のトランク・コントローラによって該交換機パケットを受信す るトランク・コントローラ内で実行されるステップより成る。

本発明の方法は論理アドレスから物理アドレスへの翻訳情報をトランク・コント ローラ中のメモリに記憶するステップを含んでいる。交換機パケットの組立て期 間中、トランク・パケットｒｆｉｉだ同じメモリ中に記・酸されている。交換仮 パケットの組立てステップはメモリから適当な物理アドレス情報およびトランク ・パケットを読み出し、この情報を交換機パケットに形成することを含む。

図面の簡単な説明 槁１および２図は本発明の交換アーキテクチュアを使用する通信システムをフロ ック図として示す図、第３図は発信加入者端末から交換システムを通して着信加 入者端末に向う呼設定パケットの内容を示す図、第４図は呼設定パケットの受信 に応動して着信加入者端末から発信加入者端末に送られる呼応答パケットの内容 を示す図、第５図は交換網１１６の詳、１４Ｉなブロック図、第６図は第３図の 呼設定パケットをトランク・コントローラ１３０から交＋）ＬＭｌ　１６および トランク・コントローラ１２９を介して中央プロセッサ１１５に送るのに使用さ れる交換パケット、第７〜９図はパケットが交換・剖１１６の異なるステージを 通ってトランク・コントローラ１３１からトランク・コントローラ１３０に進む とき交換網１１６を通して第４図の呼応答パケットを送信するのに使用される交 換パケットの内容を示す図、第１０図は交換網１１６の交換ノード５００−１５ の詳細なブロック図、第１１図は交換ノード５００−１５の入力制御装置１００ ０の詳細なブロック図、第１２図は入力制御装置１０００のアドレス・ロチ−ジ ョン回路１１０６の詳細なブロック図、第１３図は交換ノード５００−１５の出 力制御装ｆｆ１１００７の詳細なブロック図、第１４図はトランク・コントロー ラ１３１のフロック図、第１５図はトランク・コントローラ１３１のメモリ１４ ０１の論理溝成図、第１６〜２６２はトランク・コントローラ１３１の受信器１ ４０２を含むサブシステムの詳細なブロック図、’ｊ’ｒ　２７図はトランク・ コントローラ１３１のアドレス制御装置１４０４の詳細なブロック図、第２８図 はメモリ１４０１と関連したアドレス制御装置１４０４の論理動作を示す図、第 ２９図はアドレス制御装置１４０４の受信インタフェース２７０１で使用されて いるポインタの実現法を示す詳小州なブロック図、第３０図は受信インタフェー ス２７０１の詳細なブロック図、ｇ３＋図はトランク・コントローラ１３１の交 換インタフェース１４１８の詳祁］なブロック図、第３２〜４０５つはトランク ・コントローラ１３１の入力回路ｚｏ６２含むサブシステムの詳細なブロック図 、第４１図はトランク・コントローラ１３１の出力回路１４ｏ５のブロック図、 第４２〜４４図はトランク・コントローラ１３１のメモリ１４０１から読み出さ れたパケットに対しトランク・コントローラ１３１の出力回路１４ｏ５のサブシ ステムによって実行されるパケット変換を示す図、第４５〜４９図はトランク・ コントローラ１３１の出力回路１４ｏ５を含むサブシステムの詳細なブロック図 、第５０〜５３図はトランク・ボントローラ１３１の送信ａ１４ａ３２含むサブ システムの詳細なフロック図、第５４図はタイミング図、第５５図は本発明の特 定の図示の実施例を示すための図面の配置法を示す図である。

第１図の太線て囲ったトランク・コントローラ・フロックは本発明の基本ヒルテ ィンク・ブロックを示す。該トランク・コントローラの詳紐は第１２１〜５３図 に示さ第１および２図は複数個の市内局１０２．１０３．１０８および１０９、 ならびに例えば加入者１００または１１０の如き複数個の）Ｊ１１人者にサービ スを提供する複数個の市外局１０４〜１０７を有するパケット交換システムを示 す。以下の記述では最初に第１および２図のパケット交換システムをよむサブシ ステムの碩説を与える。

次に交換網とノードの可変バッファ載龍、アドレス・ローテーションおよびノー ド間信号プロトコルと共にその交決ノートの１つについて砥説し本発明に焦点を 当てる、次に加入者１００の宅内インタフェース１２７刀１ら刀口入者１１０の 宅内インタフェース１５５に送信されるパケットかそのパケット交換システムを 通る経路中の各トランク・コントローラによってそのパケット甲に必安な自己経 路情報を挿入する仕方について述へる。交換システムを〕薊るパケ゛ントの１． 、＋′：路について述′＼た俊、経路ｉ青報ヲ収集するのに使用される手順につ いて述へる。次に経路中の各トランク・コントローラ中にこの情報ｆ　Ｋｅ・隠 するのに使用される方法について述へる。最後に第１および２図の各ブロックに ついて詳細に述へる。

第１図に示すように、市内局１０２は交換網１１６を含んでおり、該交換網は複 数のトランク・コントローラを終端しており、中央プロセッサ・トランク・コン トローラ１２９（これも捷た交換網に接続されている）を介して中央プロセッサ １１５と共同動作する。各々のトランク・コントローラは単方向性伝送線路によ り交換網に接続されている。例えばトランク・コントローラ１３１は導線１３２ を介して交換網１１６から情報を受信し、等線１３３を介して交換網１１６に情 報を送信する。

市内局１０２の加入者側においては、市内局は東線装置を介して加入者に接続さ れている。該東線装置はトランク・コントローラを介して交換網に相互接続され ている。東線装置は交換網１１６と類似した内部父侯アーキテクチュアを有して いる。交換網１１６の内部交換アーキテクチュアに関しては以下で更に詳、ｉ柵 に述へるが、東線’Ａ　［Ｍをイづ属のトランクにインタフェースさせる完備し たトランク・コントローラを有している。東線装置のトランク・コントローラは 以下で詳細に述べるトランク・コントローラ１３１と類似している。各東線装置 にはマイクロプロセッサが接続されており、該マイクロプロセッサは初期呼設定 シーケンスを実行し、パケット交換システムを通して伝送されるパケットの固有 な自己経路情報を補う呼監視を提供するために付属のアクセス緋コントローラと 関連して使用される。加入者ユニットはアクセス；課コントローラによって巣ｍ 　装置に接続される。各各のアクセス線コントローラは制菌マイクロプロセッサ によってアクセス５ｇコントローラ中に記憶される論理アドレスおよび制御情報 を記憶している。この論理アドレス情報は付属の交換網を通り、相互に接続する トランク・コントローラを介して伝送されるパケットの経路の最初の部分を制御 するのに１更用される。各々のアクセス緋コントローラは標準の双方向性伝送媒 体を介して各加入者ユニット中の宅内インタフェースに接続されている。

パケットは宅内インタフェースとアクセス絢コントローラの間の通信を行う２つ の仮想チャネルを規定する標準のパケット・プロトコルを使用してアクセス緋コ ントローラと宅内インタフェースの田１で伝送される。

各トランク・コントローラは論理アドレスを交快アドレスに斐疾する翻訳テーブ ルを含むメモリを有している。

この交換アドレスはパケットを着（Ｆトランク・コントローラに向わせるため交 換網によって使用される。交換網１１６は両部がトランク・コントローラで終端 されている高速閃トランクによって市外局（例えは１０４）に相互接続されてい る。第１図と実質的に同じものが第２図にも示されている。

第１および２図に示すトランク・コントローラの簡ヰな説明をトランク・コント ローラ１３１をレリにとって行う。第１４図に示すようにコントローラ１３１は トランク１１８から受信器１４０２に介してパケットを受信し、送信器１４０３ ｉ介してトランク１１８にパケットを送る。コントローラ１３１は出力回路１４ ０５を介して交換網１１６にパケットを送信し、入力回路１４０６を介して交換 網１１６からパケットを受信する。交ｍ＋Ｊインタフェース１４１８は入力回路 および出力回路を交換網１１６とインタフェースさせる。パケットはアドレス制 御装置１４０４に介してメモリ１４０１中の４つの環状バッファとの間で送受さ れる。アドレス制御装置１４０４は入力回路１４０６、出力回路１４０５、送信 器１４０３およＯ・受信器１４０２かメモリ１４０１の読み出しおよび書き込み を行うことを許容するため環状バッファに対するポインタを含んでいる。

コントローラ１３１は神々の目的に訣用される多種類のパケットを取扱う。これ らパケットは次のように分類される。即ち正規テーク・パケット、トランクおよ び交換磯テスト・パケット、保守読み出しあ・よひ書き込みパケット、ならびに メモリｗｔみ出し／書き込みパケットである。正規データ・パケットはトランク と交換網間のデータおよび信号情報を担っている。トランク・テスト・パケット は受信トランク・コントローラがトランク・テスト・パケットを送信トランク・ コントローラにループ・ハックすることによりトランク・コントローラを相互接 続しているトランクをテストするのに使用される。交換機テスト・パケットは交 換槽内の通信路をテストするのに使用さ・れる。交換機テスト・パケットは中央 プロセッサにより交換網全通してトランク・コントローラに送信される。トラン ク・コントローラはパケット中の指定に従ってパケットを第２のトランク・コン トローラに中継する。（この第２のトランク・コントローラは該パケットを中央 プロセッサに返送する。）保守パケットはトランク・コントローラとその関連す る中央プロセッサの間で保守情報を送受するのに使用される。メモリ・パケット は中央プロセッサが通常は指定されたメモリ・ロケーションからのアドレス翻訳 情報である情報を読み出しおよび書き込みすることを許容する。

第１５図はメモリ１４０１中に含捷れている４つのパケット・バッファと論理翻 訳テーブルを示している。受信器１４０２により受信されたパケットは受信バッ ファ１５０１捷たけトランク・テスト・バッファ１５０２中に書き込まれる。ト ランク・テスト・バッファ１５０２は送信器１４０３によりトランクを介してル ープ・ハックされるテスト・パケットのために予約されている。受信器１４０２ しでより受信されたすべての他のパケットは受信バッファ１５０１中に書き込ま れ、該バッファ１５０１から出力回路１４０５はこれらパケットを交換網１１６ に送信する。交換網１１６から入力回路１４０６により受信されたパケットは送 信バッファ１５０３４たは交換機テスト・バッファ１５０４中に書き込１れる。

送信バッファ１５０３は送信器１４０３を介してトランクで送信されるパケット に対して使用される。交換機テスト・バッファ１５０４は交換機テスト・パケッ トおよびメモリ読み出しおよび書き込みパケット（これらパケットは後で読み出 でれて出力回路１４０５により交換網１１６に送信される。）用である。論理翻 訳テーブル１５０５はメツセージ設定操作期１間中にメモリ書き込みパケットを 介して中央プロセッサから受信された論理アドレスから物理アドレスへの翻訳情 報を含んでいる。論理翻訳テーブル１５０５０′ｉメモリ書き込みパケットを使 用する中央プロセッサにより谷き込捷れる。メモリ書き込みパケットを受信する と、入力回路１４０６は論理アドレスから物理アドレスへの頬訳情報を論理翻訳 テーブル１５０５中に書き込み、メモリ書き込みパケットの残りの部分を交換機 テスト・バッファ１５０４中に書き込む。出力回路１４０５は次に交換機テスト ・バッファ１５０４からメモリ書き込みパケットの残りの部分を読み出し、論理 ｉ＞４訳チーフル１５０５刀・らの論理アドレスから物理アドレスへの翻訳・情 報をこのパケット中に再挿入し、該パケットを中央プロセッサに送信する。

論理アドレスから物理アドレスへの翻訳情報がチーフル１５０５中に記憶される と、中央プロセッサは論理アドレスから物理アドレスへの翻訳操作から解放され る。

出力回路１４０５が受信バッファ１５０１からパケットを読み出すとき、出力回 路１４０５はまたテーブル１５０５から適当な論理アトＥノスから物理アドレス への靜訳悄＠を読み出し、パケットを交換網１１６に送信する前にこの情報を丁 度読み出されたパケット中に挿入する。中央プロセッサが論理笛月訳チーフル１ ５０５中に挿入される情報を得る仕方の詳η、田は第３および４図と関連して述 べる。

トランク・コントローラの機能および構造に関する説明はこの位にして、適当な アドレス線コントローラおよびトランク・コントローラのアドレス・メモリ中か ら自己経路指定情報を取り出す方法について述へる。該情報は種々のマイクロプ ロセッサおよび中央プロセッサを通して発信加入者ユニットに接ねこされた過当 なアクセス線コントローラから送１おされる呼設定パケットにより得られる。こ の場合前記種々のマイクロプロセッサおよび中央プロセッサは呼設定パケットが 着信加入者ユニットに達するために通過しなければならない経路を形成する異な る東線装置および市内、市外局と関連を有している。

呼設定パケットがこの経路を沿って、すむとき、各々の処理装ｒ￥ｉ　（ｒ：ｉ パケット中に新らしい論理アドレスを挿入し、必要な論理および交換数アドレス 情報を適当なアクセス稼コントローラまたはトランク・コントローラ中に記憶す る。アクセス線コントローラケ介して着信加入者ユニットが接続されている東線 装置に付属するマイクロプロセッサで呼設定パケットが受信されると、受信マイ クロプロセッサは過当な論理および交換機アドレス情報を接続されたアクセス線 コントローラに送信し、該アクセス線コントローラは該情報をそのアドレス・メ モリ中に記憶し、受イ言マイクロプロセッサは呼が適当に設定されたことを示す 呼応答パケッＩｆ組立て、送信する。呼応答パケットが発信加入者アドレス線コ ントローラによって受信された後、す−ての必要な経路情報はアクセス線コント ローラおよびトランク・コントローラで設定されてパケット経路が形成さ才１１ 、それによってパケットは関連する処理装置によって処理されることなく交換網 ヲ逃して直接経路を通過出来るようになる。

呼設定パケットの利用法ヲ卯大者１００と１１０の間の電話呼を形成する場合を 例にとって詳述する。加入者１００は加入者１１００宛詰番号をダイアルするこ とにより加入者１１０を呼び出す。宅内インタフェース１２７はダイアルされた ディジットを通常の仕方で収集する。

宅内インタフェース１２７がダイアルされたティジットを収集した後、該宅内イ ンタフェースはダイアルされたディジットをパケットとして線路１２２を介して アクセス緋コントローラ１１２ａに送信する。宅内インタフェース１２７から受 信されたパケットに応動して、アクセス線コントローラ１１２ａは第３図に示す ようなパケットを組立て集線装置１１２を介してマイクロプロセッサ１１１に送 信する。パケット識別子フィールドはこのパケットを信号パケットであると識別 し、データ・フィールドの最上位ハイド中の”　］　”は該パケットが呼設定パ ケットであることを示す。データ　フィールドの残りの部分はダイアルされた電 話番号を含んでいる。

第３図のパケットを受信すると、マイクロプロセッサ１１１はダイアルされた電 話番号を調べ、交換網１１６を通しての接続が要求されているものと決定する。

まず最初にマイクロプロセッサ１１１は後続のパケットで使用される新らしい論 理アドレスとトランク１１７を集線装置１１２に接続する集線袋＠１１２のトラ ンク・コントローラを規定する交換アドレスをアクセス線コントローラに送信す る。この交換アドレスは後続のパケットをトランク１１７に向わせるため集線装 置１１２により使用される。次にマイクロプロセッサ１１１はアクセス線コント ローラ１１２ａを識別する交換アドレスおよび宅内インタフェース１２７と通信 する際にアクセス線コントローラ１１２ａＫよって使用される仮想チャネルを規 定する情報を集線装置１１２のトランク・コントローラ中に記憶する。最後にマ イクロプロセッサ１１１は第３図に示すものと類似しているが、アクセス線コン トローラ１１２ａのアドレス・メモリ中に記憶されていた論理アドレスを論理ア ドレス・フィールド中に有するパケットを組立てる。次にこの新らしいパケット は集線装置１１２、トランク１１７、トランク・コントローラ１３ｏ１＼交換網 １１６およびトランク・コントローラ１２９を介して中央プロセッサ１１５に送 信される。

マイクロプロセッサ１１１がらパケットを受信すると、プロセッサ１１５はタイ アルされた電話番号からチーフルを引くことによりこの呼が局１０４を通して送 信されねばならないことを判定する。プロセッサ１１５は捷す最初に受信された パケット中に含まれる論理アドレスとトランク・コントローラ１３０を識別する 交換アドレスをトランク・コントローラ１３１に送信する。トランク・コントロ ーラ１３１はこのアドレス情報を内部メモリ中に記憶し、この情報を用いて設定 されている呼と関連する後続のパケットで必要とされる論理アドレスから交換ア ドレスへの翻訳を実行する。プロセッサ１１５は次にトランク・コントローラ１ ３０に新らしい論理アドレスとトランク・コントローラ１３１を識別する交換ア ドレスを送信する。このアドレス情報はパケットをトランク・コントローラ１３ ０かも交換網１１６を通して設定されている呼と関連するトランク・コントロー ラ１３１に向わせるために必要な論理アドレスから交換アドレスへの翻訳を実行 する。プロセッサ１１５により実行される最後の操作は第３図に示すのと類似の 呼設定パケットを交換網１１６、トランク・コントローラ１３１、トランク１１ ８、トランク・コントローラ１４０および交換網１４６を介して中央プロセッサ １１３ＶｒＣ送信することである。プロセッサ１１３に送信されたパケットは論 理アドレス・フィールド中にトランク・コントローラ１３０中に先に記憶された のと同じ論理アドレス情報を有している。

トランク１１８からパケットを受信すると、プロセッサ１１３はこのパケットに 応動して呼設定パケットに関して先に述へたプロセッサ１１５によって実行され る操作と類似の操作を実行する。プロセッサ１１３は次に呼設定パケットを交換 網１４６、トランク・コントローラ１４２、トランク１１９、トランク・コント ローラ１４７および交換網１４８を介して中央プロセッサ１２３に送信する。プ ロセッサ１２３はプロセッサ１１３が実行するのと類似の操作を実行し、新らし い呼設定パケットを交換網１４８、トランク・コントローラ１４９、トランク１ ２０．１−ランク・コントローラ１５０および交換網１５１を介して中央プロセ ッサ１１４に送信する。プロセッサ１２３から呼設定パケットを受信すると、中 央プロセッサ１１４ばこのパケットの論理アドレス情報およびトランク・コント ローラ１５０を指定するスイッチ・アドレスをトランク・コントローラ１４１中 に記憶する。

次に中央プロセッサ１１４は新らしい論理アドレスお・よびトランク・コントロ ーラ１４１を指定するスイッチ・アドレスをトランク・コントローラ１５０に送 信し、該コントローラ１５０はこの情報を記憶する。必要な情報をトランク・コ ントローラ１４１お」：び１５０中に記憶した後、プロセッサ１１４はトランク ・コントローラ１５０中に以前に記憶されていた論理アドレスを論理アドレス・ フィールド中に有する新らしい呼設定パケットを組立て、この呼設定パケットを 交換網１５１、トランク・コントローラ１４１、トランク１２４および集線装置 １２６を介してマイクロプロセッサ１２５に送信する。

プロセッサ１１４から呼設定パケットを受信すると、マイクロプロセッサ１２５ は論理アドレス・フィールド中に含まれている論理アドレス情報を読み出し、論 理アドレスをアクセス線コントローラ１２６ａのアドレス・メモリ１５２中に記 憶する。次にマイクロプロセッサ１２５は第４図に示す呼応答パケットを以前に 規定された経路を介して第１および２図のパケット交換システムを通してマイク ロプロセッサ１１１に送信する。第４図のパケットの論理アドレス・フィールド はマイクロプロセッサ１２５がプロセッサ１１４がらの呼設定パケットで受信し た論理アドレスを含んでいる。トランク・コントローラ１４１は第４図のパケッ トの受傷に応動して論理アドレス・フィールドの内容を以前に記憶した論理アド レスを使用して交換アドレス翻訳情報に翻訳し、以前に記憶された論理アドレス を呼応答パケット中に挿入する。トランク・コントローラ１４１によるこの翻訳 によって得られる交換アドレスはトランク・コントローラ１５０を指定する。こ の交換アドレスは交換網１５１が呼応答パケットをトランク・コントローラ１５ １に向わせるのに使用される。トランク・コントローラ１５０は呼応答パケット の受信に応動してこのパケットをトランク１２０を介してトランク・コントロー ラ１４９に送信する。呼応答パケットは同様に種々のトランク・コントローラを 通過し、最終的にマイクロプロセッサ１１１によって受信される。呼応答パケッ トがマイクロプロセッサ１１１により受信されると、呼を種々の交換網を通って 形成するのに必要なあらゆる情報は経路中のトランク・コントローラおよびアク セス線コントローラ内に記憶される。

市内局１０２の交換網１１６は第５図に詳細に示されている。交換網１１６に対 するすべての接続は第１図に示すトランク・コントローラを通して行なわれる。

トランク・コントローラは１．５４　Ｍｂ　／　ｓで情報を受信し、この情報で ８Ｍｂ／ｓで交換網に送信する。各トランクは付属のトランクからの情報を５パ ケツトまでバッファ記憶することが出来る。トランクからの入力においてパケッ トをバッファ記憶することはパケットが交換網を通口て送信される前にパケット を遅延させなければならないために必要である。トランク・コントローラによる バッファ記憶は丑だ交換網から受信される情報に対しても要求される。この交換 網から受傷された情報はその後付属のトランクで再送される。各トランク・コン トローラはトランクで再送を開始する前に交換網からの情報を最大４０パケツト バツフア記悌することが出来る。各トランク・コントローラは交換網１１６に接 続された１つの入力および１つの出力を有している。例えば第５図に示すように トランク・コントローラ１３０は導線１３４を介して交換網１１６に情報を送信 し、導線１３５を介して交換網１１６からデータを受信する。

交換網はそれ自身は３ステージの交換ノートより成る。

第１のステージはノート５００−０〜５００−１５　より成り、第２のステージ は交換ノート５０１−０〜５０１−１５より成り、第３のステージは交換ノート ５０１−０〜５０２−１５より成る。交換網を通しての伝送は左から右に行なわ れる。各々の交換ノートニパケット交換機である。各々のパケット交換＠は４本 の入力を有し、各々の入力は１つのパケットをバッファ記憶することが出来る。

任意の入力で受信されたパケットはパケット交換機の４つの出力錦１子の内の任 意のものて送信可能である。入カ輻１子でパケットが受信された後、そのパケッ ト中Ｖこ含まれているアドレスはそのパケットを再送するのにとの出カ錨；子を 使用すべきかを決定するの（て使用される。アドレスの一七位２ヒツトのみが特 定の交換ノートの出カ端イを指定するのに使用される。例えは交換ノート５００ −１２＆ｊ上位２ヒツトがＯＶｃ等しいとさは線路５０５て、上位２ヒツトがＩ Ｋ勢しいときには線路５０６て、上位２ヒツトが２に等しいときは呟路５０７て 、上位２ヒツトが３に等しい場合には線路５０８でパケットを再送する。

各ノートにアドレス・ヒツト全適当に再配置し、それによって次のステージの受 信交換ノートはそのステージにおいてパケットを角送するのにとの出方端子を使 用するかを決定するのに使用されるＬ位ヒツト位置に正しいヒツトを有すること になる。

第５図に示す交換網１１６の動作は第３図に示すパケットがこの交換網を通して 中央プロセッサ１１５に交換される例を考察すること知より良く理解されよう。

第３図に示すパケットはマイクロプロセッサ１１１によりトランク１１７を介し て交換網１１６に送信される。第３図に示すパケットを受信すると、トランク・ コントローラ１３０は第６図に示す新らしいパケットを形成する。

新らしいパケットはトランク１１７がら受信された元のパケットからフラクとス タッフインク・ヒツトを取除き、次にスタート・ヒツト、パケット長、着信トラ ンク・コントローラ、発信トランク・コントローラ、制御装置、到着時間、およ び新らしいＣＲＣフィールドより成る新らたなフィールドをイー１加することに より形成される。

トランク・コントローラ１３０はχ１侶トランク・コントローラ・フィールド中 にＮｏ１ｌケ折・入することにより１１０　ＩＩを含むパケット識別子に応動す る。これは中火プロセッサ１１５が接続さｆｌているトランク・コントローラ１ ２９のトランク番号である。トランク・コントローラ１３０け交換網１１６（で おけるそれ自身の出方接続番号（この例では４８）を発信トランク・コントロー ラ・フィールド中に挿入する。スタート・ヒツトはネットワーク・パケットの開 始点を規定し、パケット長はネットワーク・パケットの長さを規定する。トラン ク・コントローラ１３０６１１到着時間フィールド中にイ目対１．５刻を挿入す る。第６図のパケットが形成さヵ、ノート’　５００−１２の入力５１３がアイ ドルであると、トランク・コントローラ１３０はこのパケットをノート５００− １２に送信する。

ノート５００−１２Ｕアドレス・フィールドの上位ヒツトを調べるが、その結果 ばＯであるので出力５０５を選択する。パケットを出力端子５０５を介してノー ト５０１”−１２に送信する前に、ノート５００−１２　ｆｄアドレス・フィー ルドを２ヒツト左に回転する。その結果上位２ヒツトｉ下位２ヒツトとなり、第 ６図に示すアドレスの中間の２ヒツトは上位２ヒツトとなる。

ノート５０１−１２はパケットの受信時にアドレス・フィールドを調べ、その上 位２ヒツトがＯであるのて出力５１２を選択する。ノート５０１１２はまたアド レス・フィールドを２ヒツト左に回転する。ノート５０１−１２はパケットを出 力端子５１２を介してノート５０２−０に送信する。パケットを受信するとノー ト５０２−０はアドレス・フィールドを調べ、アドレスの上位２ヒツトがＯであ るので出力端子５１４を選択する。パケットを受信すると、トランク・コントロ ーラ１２９けスタート・ヒツト、ネットワーク・アドレス・フィールドおよびネ ットワーク・パケット長を取り去り、パケット識別子、論理ア、ドレス、時刻ス タンプ、および再訂ｑ−されたＣＲＣフィールドを含むテーク・フィールドを中 央プロセッサ１１５に送信する。

第２の例は第５図に示す交換網１１６の動作を説明する助けとなる。この第２の 例では第４図に示すｌ々チケット交換網１１６を通してトランク１１８からトラ ンク１１７に伝送される様子ｋ　Ｘべる。第４図に示すｌくケラトを受信すると 、トランク・コントローラ１３’ｌは、第７図に示すパケットを形成する。この パケットの形成後、トランク・コントローラ１３１ばこのパケットを入力端子５ １５を介して交換ノート５００−１５に送信する。交換ノート５００−１５はネ ットワーク・アドレス・フィールドの上位２ヒツト（この例でば２進の３）を調 べ、第７図に示すパケットを伝送するためリンク５１６を選択する。交換ノーＦ ５００−１５がリンク５１６を介してパケットの送（ｍを開始する前ＩＣ，交換 ノート’　５００−１５はネットワーク・アドレス・フィールドに対し左回転操 作を実行するが、その結果が第８図のパケットに示されている。交換ノート５０ ０−１５からパケットを受信すると、交換ノート５０１−１５は第８図に示すネ ットワーク・アドレス・フィールドの上位２ヒツトを調へ、出力５１７を選択し てパケットを送出する。パケットの送信前に、交換ノート５０１−１５はパケッ トに対し左回転操作を実行し、その結果第９図に不すパケットが得られる。第９ 図に示すパケットが受信されると、交換ノート５０２−１２はネットワーク・ア ドレス・フィールドに応動し、パケットを導線１３５を介してトランク・コント ローラ１３０に送信する。交換ノート５０２−１２は捷だネットワーク・アドレ ス・フィールドに対し左回転操作を実行する。導線１３５を介してトランク・コ ントローラ１３０に送信されるパケットは第９図に示すパケットのネットワーク ・アドレス・フィールドを回転したものに等しい。

トランク・コントローラ１３０ｆｌスタート・ヒツト、ネットワーク・パケット 長、着イ言トランク・コントローラ、発信トランク・コントローラ、制御、およ び到着時刻フィールドが取除かれていること、新らしいＣＲＣフィールドがＳ１ 算・挿入されていること、時刻スタンプ・フィールドが更新されていることを除 いて第９図のパケットと同じ新らしいパケットを形成する。トランク・コントロ ーラ１３０は次にこの新らしいパケットをトランク１１７で再送する。

当業者にあっては更なる交換ノートを付加することによりより多くのトランクを 終端し得るよう第５図に示す交換網１１６を拡張し得ることは容易に理解できょ う。

更に当業者にあってはこのような交換網を用いて例えは計算機あるいは端末の如 き幾つかのティシタル装置を正しく相互接続することが出来ることも容易に理解 されよう。第１および２図に示す他の交換網お・よひ集紛装買も交換網１１６と 同じ設言１である。

交換ノート’５００−１５ｉ″ｌ：第１０図に更に詳細に示されている。他の交 換ノート・寸交換ノート５００−１５と設計は同一である。交換ノートは４つの 入力制御装置より成り、各入力ｑｊｌｌ　ｍ装置は４つの出力制御装置のいずれ にも情報を送信することが出来る。入力制御装置１０００〜１００３はケーブル ｌ（よって出力制御装置１００４〜１００７に接続されている。例えば入力制御 装置１０００はケーブル１００８を介して出力制御装置１００７に接続されてい る。ケーブル１００８ば３本の導線１００９．１０１０および１０１１より成る 。第１０図の他の相互接続ケーブルもケーブル１００８と同じ設計である。

入力制御装置１０００が出力制御装置１００７に送信するパケットを有している とき、導線１０１０を介して出力制御装置１００７に要求信号を送信する。入力 制御装置１０００はパケット全体が出力制御装置１ｏ０７に送信されるまてこの 璧求信号の伝送を続ける。出力制御装置１０００が入力制御装置１０００からの 情報を受信し得るとき、出力制御装置１００７は許可信号を導崖１０１１を介し て入力制御装置１０００に送信する。許可信号を受信すると、入力制御装置１０ ００はパケットを導線１００９を介して出力制御装置１００７に送信開始する。

例えば、第７図疋示すパケットは第１０図に示す交換ノート５００−１５を通し て次のように伝送される。入力制御装置１０００がスタート・ヒツトを認識する ときには、該入力制御装置はスタート・ヒツトたけてなくネットワーク・アドレ スの上位２ヒツトもまた既に受信している。入力制御装置１０．００はネットワ ーク・アドレス・フィールドの上位２ヒツトを復号し、パケットがケーブル１０ ０８を介して出力制御装置１００７に送信すべきことを決定する。入力制御装置 １０００は導線１０１０を介しての伝送の開始を・要求し、出力制御装置１００ ７が導線１０１１を介して許可信号を返送するとき、入力制御装置１０００はケ ーブル１００８を介して出力制御装置１００７へのパケットの送信を開始する。

ネットワーク・アドレス・フィールドを送信する前に、入力制御装置１０００は このアドレスを２ヒツト左に回転し、それによって送信バれるネットワーク・ア ドレスは第８図に示すようになる。パケットのスタート・ヒツトを・受イ言する と、出力制御装置１００７はリンク５１６てこのパケットの再送する。

第１０図の入力制御装置１０００は第１１図（（更にｄｒ細（Ｃ示されている。

入力回路１１１０１ｉ入力端子５１５から情報を受信し、コントローラ１１０４ の制御の下でリンク・オープン信号を入力端子５１５を介して第１１図のトラン ク・コントローラ１３０に送信する。リンク・オープン信号の機能については出 力化（１飼装置１００７のところで説明する。入力シフト・レジスタ１１００は パケットの開始を示すスタート・ヒラトラ検出するのに使用される。更に人力シ フト・レジスタ１１００ｔｄネツトワーク・パケット長フィールド（これはパケ ット長レジスタ１１０２中に記憶され−ろ）を抽出し、ネットワーク・アドレス ・フィールドのト位２ヒツト（これはアドレス・レジスタ１１０１中に記憶され る）を抽出するのに１吏用される。バッファ・シフト・レジスタ１１０３ば１つ のパケットをバッファ記憶することが出来る。バッファ・シフト・レジスタ１１ ０３は６４ヒツトを記憶する毎に出力を提供する。これらの出力はコントローラ １１０４の制御の下でテーク・セレクタ１１０５によって選択され、／飄ツファ ・シフト・レジスタ１１０３の使用されていない部分を７１イパスする。このｌ ＼イノくスは出力回路に対しパケットの送信を開始する前にパケット全体をバッ ファ記憶する必要がないときに実行され、人力制御装置１０００全通してのパケ ットの転送がスピード・アップされる。アドレス・ローテーション回路１１０６ はネットワーク・アドレスがパケットの残りの部分と共に選択をれた出力制御装 置１゛て送信さＩ−とる前にネットワーク・アドレス・フィールドに対し前述の 右二回転７％作を実行する。コントローラ１１０４の七１側１の下てコントロー ラ１１０７はケーブル１００８．１０１２．１０１３４たは１０１４の内のいず Ｊｌでデータを送イ８ずへきかを決定する。

人力’ｆｉｌｊ御装置＋″′１′１０００の動作に関しては記７図に示すパケッ トの伝送を取扱う前出の例を使用し７て更に説明する。人力シフト・レジスタ１ １００に（１づ導線１１１１を介し７てシステム・クロック１６１が連続的に加 えられて該テークは入力シフト・・、レジスタ１１００に加えられる。

スタート・ヒツトが入力シフト・レジスタ１１００のヒツト位置］０に達すると 、コントローラ１１０４はこのピットを検出し、導線１１１３上に１つのパルス を送出する。このパルスはパケット長レジスタ１１０２にネットワーク・パケッ ト長フィールドを記憶させ、アドレス・レジスタ１１０１にネットワーク・アド レス・フィールドの−Ｌ位２ヒツト（これらは入力シフト・レジスタ１１００の ヒツト位置Ｏおよび１中に含寸れている）をｈ己憶させる。

コントローラ１１０４け導＆ｉ　１０１０を介して出力制御装置１００７に要求 を送信する。何故ならは下位２ヒツトがパケットはこの出力制御装置で送信すべ きことを示すからである。この要求が行なわれている間、データは入力シフト・ レジスタ１１００から多数の出カフｉｉ、Ｈ子を有するバッファ・シフト・レジ スタ１１０３にシフトされる。これら出力端子はバッファ・シフト・レジスタ１ １０３内の異なるヒツト位置に接続されている。コントローラ１１０４が導線１ ０１１を介し２で出力制御装置１００７からＷｆｏＴ信号を受信するとき、コン トローラ１１０４４１バツフア・ソフト・レジスタ１１０３のとの出力にパケッ トのスタート・ヒツトがバッファ・ソフト・レジスタ１１０３内で近づきつつる るかを計算する。

これｉｄパケットの出力制御回路１００７への送信が直ちに開始できるようにす るためである。この計算に基ついて、コントローラ１１０４Ｈデータ・セレクタ １１０５を制御してバッファ・シフト・レジスタ１１０３の指定された出力を選 択する。制御情報はケーブル１１１７を介してデータ・セレクタ１１０５に送信 される。テーク・セレクタ１１０５はテークを選択された出力、から４線１１１ ６を介して、アドレス・ローテーション回路１１０６に送信する。テークを送信 する前に、コントローラ１１０４は４線１１１９を介して＼＼パケット侶号の開 始ｌＩ　を送信することによりアドレス・ローテーション回路１１０６をリセッ トする。次（Ｃコントローラ１１０４げ／＜ケラト長しンスタ１１０２中に記憶 されたパケット長情報（これはケーブル１１２０を介して読み出される）を使用 してパケットの終りが何時人力ソフト・レジスタ中に入ったかを決定する。この 操作が行なわれ、シフト・レジスタ１１０３からの送信が開始烙れると、コント ローラ１１０４は導線１１１５を介してリンク・オープン信号を送信する。この 信号（は３状態トライ／＼１１０９および入力端子５１５を介して人力ポート５ ０３−６０に送信される。リンク・オープン信号は入力制御装置１０００が現在 次のパケットを受信する準備が出来たことを示す。

この機能に関しては出力制御回路のところで述べる。

アドレス・ローテーション回路１１０６が第１２図に更に詳細に示されている。

回路１１０６の目的はアドレス・フィールドを２ヒツト左に回転し、上位２ヒツ トを下位２ヒツトとすることである。この回転は各々の入力制御装置が上位２ヒ ツトのみをデコートするので必要である。シフト・レジスタ１２００および１２ ０３Ｕ２ヒツトのシフト・レジスタであり、テーク・セレクタ１２０２はシフト ・レジスタ１２００４だはシフト・レジスタ１２０３の出力を選択するのに使用 され、１Ｉｉｌ制御回路１２０９はアドレス・ローテーション回路の操作を制御 する。制御何路１２０９が導ａｎ　１１９を介してコントローラ１１０４からＮ パケット信号の開始〃信号を受信するとき、導線１２０７を介してシフト・レジ スタ１２０ｏに、そし・て導線１２０５を介してシフト・レジスタ１２００にク ロック信号を送信する。このクロック信号は導線１２１０を介してシステム・ク ロック１６１から受信された信号から抽出される。制御回路１２０９は導線１２ ０８を介してデータ・セレクタ１２０２に導線１１１８で送信すべくシフト・レ ジスタ１２０３の出力全選択させる。

制御回路１２０１１−１次に導線１１１８を介して送信されているヒツト数を計 数し、ネットワーク・アドレス・フィールドの上位２ヒツトがシフト・レジスタ １２０３内に含捷れるとき、制御回路１２０９は導線１２０５を介してのシフト ・レジスタ１２０３へのクロックの送信全中止し、データ・セレクタ１２０２に シフト・レジスタ１２００の出力を選択させる。卸」ｌ卸回路１２０９は次にネ ットワーク・アドレス・フィールドの残りのヒツトが４線１１１８を介して送信 されるまで待機する。この時点て、制御回路１２０９はクロック信号のシフト・ レジスタ１２０３への送信を開始し、データ・セレクタ１２０２にシフト・レジ スタ１２０３の出力を選択させる。この操作の結果ネットワーク・アドレス・フ ィールドの上位ヒツトが回転されることになる。

出力制御装置１００７は第１３図に詳細に示されている。ｓｅ制御回路１３００ はケープ′ル１００８．１０１５．１０１６および１０１７を介して伝送される 入力制御装置１０００〜１００３からの要求に応動する。フリップ・７０ツブ１ ３０１がセットされていると、制御回路１３００は要求に応動して前述のケーフ ルの内の１本を介して許可信号を要求を出している入力制御装置に返送する。要 求にアクノリンを返した後、制御回路１３００はデータ・セレクタ１３０３に対 し適当なケーフル１００８．１０１５．１０１６４たば１０１７からデータ導線 を選択させる。データ・セレクタ１３０３は選択された入力端子で受信されたデ ータ情報を導線１３０７に転送する。

３状態デバイス１３０２ｆは導線１３０５上の情報を取り出し、該データをリン ク５１６を介して交換ノート５０１−１５の１部分である入力回路１３０５に送 信する。制御回路１３００は導線１３０９を介して３状態テｌ＼イス１３０２の 出力を制御する。

第１３図に示す出力制御回路１００７の動作については入力制御装置１０００が データ・パケットをケーフル１００８を介して出力Ｍｉｌｌ飢装置１００７に送 信する前述の例を考察することにより更に詳細に説明する。入力制御装置１００ ０が導線１０１０を介して要求信号を送信するとき、制御回路１３００は、リン ク５１６が他の入力制御回路によって使用されておらす、かつフリップ・フロッ プ１３０１の出力がセットされている場合には導線１０１１”を介して入力ｉｔ ｉ制御回路１０００に許可信号を送信する。フリツ２”、−フロップ１３０１が セットされていたと仮定すると、制御回路１３００に入力制御回路１０００に許 可信号を送信し、ケーフル１３０８を介してデータ・セレクタ１３０３に対し導 線１００９て送信されているデータを選択し、該データを導線１３０７で再送す るよう指令する。更に、制御回路１３００は３状態デバイス１３０２をエネイフ ルして導、１１３０７上の情報をリンク５１６に転送させる。

入力制御装置１０００がパケット全体を送信した後、該装置１０００は徴求信号 を導線１０１０から取り除く。

導線１０１０から要求１８号が取り除かれると、制御回路１３００は導線１３１ ０を介してフリップ・７０ツブ１３０１　Ｖｃリセット信号を送出し、ケーフル １３０８および導線１３０９を介して信号の送信をイη止する。交換ノート５０ １−１５の入力者、］」御装置が次のパケットを受け入れ得るようになると、該 入力制御装置は導線１３０６．３状態デバイス１３１１、およびリンク５１６を 介してオープン・リンク信号を送信する。オープン・リンク信号はＳ入力を介し てフリップ・フロップ１３０１をセットする。フリップ・フロップ１３０１がセ ットされると、制御回路１３００は再び入力制御装置からの要求信号に応動出来 るようになる。

トランク・コントローラ１３１は第１４図に詳細が示されている。他のトランク ・コントローラ１３１もトランク・コントローラ１３１と１ｔＪａｌしている。

トランク・コントローラ１３１は受信器１４０２を介してトランク１１８からパ ケットを受信すると共に送信器１４０３を介してトランク１１８にパケットを送 信する。トランク１１８は例えばＢｏｙｌｅ　、　Ｃｏｔｔｏｎ　、　Ｄａｍｍ ａｎｎ　、　Ｋａｒａｆ　ｉｎおよびＭａｎｎ　の著したλ＼伝送・交換インタ フェースおよび市外端末装置”　、Ｔｈｅ　Ｂｅ１ｌ　Ｓｙｓｔｅｍ　Ｔｅｃｈ ｎｉｃａｌ　Ｊｏｕｒｎａｌ　、第５６巻　Ｐ、１．０５７〜１．０５８　（１ ，９７７年）に述べられている】５４４Ｍ　ｂ　／　ｓの伝送速度を有するテイ シタル式電話伝送施設であってよい。受信器１４０２および送信器１４０３は前 述の文献の頁１０５８の第１図に示すＤＳＸ−１ユニットとインタフェースされ ている。トランク・コントローラ１３１は出力回路１４０５を介して交換網１１ ６にパケットを送信し、入力回路１４０６を介して交換網１１６からパケットを 受イｂする。スイッチ・インタフェース１４１８Ｈ大入力路および出力回路を交 換網とインタフェースさせる働きをする。パケットはアドレス１ｆｔｌ］御装置 １４０４を介してメモ！、１１４０１中の４つの現状バッファとやりとりされる 。アドレス制御装置１４０１ｊ入力回路１４０６、出力回路１４０５、送信器１ ４０３、および受信器１４０２がメモ！、Ｊ１４０１へ読み出し・書き込みを行 うことを許容する環状バッファへのポインタを含んでいる。

通常のデータ・パケットがトランク１１８から交換網１１６に転送される例を考 察する。第３図に示すのと類似の到来パケットは］、、５４４　Ｍｂ／　ｓ　の 速度で直列的に受信器１４０２によって受信される。受信器１４ｏ２はパケット に到着時刻を付加し、部列情報をハイドに変換する。

ハイドが組み立てられると、制御ハス１４０８を介してアドレス制御装置１４０ ４に書き込み要求を送信する。

次て受信器１４０２はハイドをデータ・ハス１４０７およびアドレス制（財）装 置１４０４を介してメモリ１４０１中に書き込む。ハイドが■き込寸れるメモリ １４０１のロケーションは受イ言器１４０２と関連するアドレス・ポインタによ って指定される。この過程は受信器１４０２がパケット全体をメモリ１４０１中 に転送する捷で継続される。受信器１４０２がパケット全体を送信した後、受信 器は制御ハス１４０８を介してアドレス制御装置１４０４にパケット終了信号を 送信する。次にアドレス制御装置１４０４は制御ハス１４１２を介し２て出力回 路１４１５にＮパケット入千可〃信号を送信する。この１＼パテスト人手可〃信 号はメモリ１４０１中に完全なパケットが存在する間送信される。

出力回路１４０５は制御ハス１４１２を介してアドレス制御装置１４０４に遂次 読み出し要求を発生することによりメモリ１４０１中に記憶されたパケットを読 み出す。アドレス制御装置１４０４は、メモリ１４０１中のどのワードが出力回 路１４０５を介して交換網中に送信されるパケットと関連しているかを決定する ポインタを保持している。出力回路１４０５は８Ｍｂ／ｓの速度でパケットを送 信する。交換網１１６にパケットを送信するために、出力回路１４０５は第６図 に示すのと類似のパケットを形成する。これは元の／くテストからの論理アドレ ス・フィールドを１吏用して論理翻訳チーフルをアドレス指定し、パケット長フ ィールドを計算することにより実行される。更に、出力回路１４０５は新らしい ＣＲＣフィールドを計算し、制御フィールドを更新し、スタート・ヒツトを付加 する。これらの操作は百列しで行なわれる。しかしパケット全体をｌ＼ツファ記 憶する必要はない。

パケットが交換網１１６からトランク１１８に転送される他の例（（ついて考察 する。交換網１１６からのｌくテストは交換インタフェース１４１８を介して入 力回路１４０６により受信される。入力回路１４０６はこのデて書き込み要求を 送イ言し、データ・／＼ス１４１３を介してパケットを・アドレス制御装置１４ ０４に送信する。アドレス制御装置１４０４はメモリ・アドレス・ｌ＼ス１４１ ７、メモリ・データ・ハス１４１５およびメモリ制御／＼ス１４１６を介し７て メモリ１４０１中に情報を書き込む。

パケット全体がメモリ１４０１中に記憶されると、入力回路１４０６はパケット 終了信号を制御／・ス１４１４を介してアドレス制御装置１４０４に送信する。

アドレス制御装置１４０４は次に、制御１＜ス１４１０を介して送信器１４０３ に猪パケット人千可〃信号を送信する。送信器１４０３はアドレス制御装置１４ ０４に対し読み出し要求を行い、データ・ハス１４０９を介してパケットを受信 する。送信器１４０３は該パケットを第４図に示すのと類似のバケ′ントに変換 し、１．５４４Ｍｂ／ｓ　の速度てトランク１１８に送信する。送信器１４０３ はまた誤りチェックを行い、ＣＲＣフィールドを再計算する。更に、送信器１４ ０３Ｕパケツトの時刻スタンプ・フィールドを更新する。これは°現在の時刻か ら到着時刻を減算し、この差を時刻スタンプ・フィールドに加算することにより 実行される。

トランク・コントローラ１３１は種々の目的で使用される多ａ！類のパケットを 取扱う。これらパケット・１次の様に分類される。即ち通常のデータ・パケット 、トランクおよび交換後テスト・パケット、伯；守用読み出し／書き込みパケッ ト、ならびにメモリ読み出し／居き込みパケットである。パケットの型はパケッ ト識別子、即ち制御フィールド中の値により識別される。通常のデータ・パケッ トはトランクと交換網の間のデータと信号情報を含んでいる。トランク・テスト ・パケットに２つのトランク・コントローラおよび実際のトランク装置を含むト ランクをテストするの知使用される。これは次のように実行される。テスト・パ ケットｕ関連する中央プロセッサにより形成され、交換網を介して第１のトラン ク・コントローラに送信される。第１のトランク・コントローラは伝送期間中に 誤りが牛したかどう力・を決定するためにパケットのＣＲＣフィールドに対する チェックを行う。

誤りが見出されると、第１のトランク・コントローラはテストを放棄する。エラ ーが見出されないと、第１のトランク・コントローラはテスト・パケットをトラ ンク施設を介して第２のトランク・コントローラに送信する。

第２のトランク・コントローラがテスト・パケットを受信したとき、該コントロ ーラは同じＣＲＣチェックを実行し、誤りが見出されない場合には、パケットを 第１のトランク・コントローラにループ・ハックし、それによって第１のトラン ク・コントローラはパケットを交換網を介して中央プロセッサＧ′こ返送する。

中央プロセッサはある時間が経過した後もテスト・パケットがループ・／＼ラッ クて来ないとき伝送誤りが生じたことを検出する。

交換機テスト・パケットは交換網内の信号経路をテストするのに使用される。交 換機テスト・パケットは中央プロセッサにより交換網を通してトランク・コント ローラに送信される。トランク・コントローラはパケットを（パケットが指定す る）第２のトランク・コントローラにリレーし、該第２のトランク・コントロー ラはパケットを中央プロセッサに返送する。保守パケットは例えは誤りの統計等 の保守情報をトランク・コントローラと関連する中央プロセッサの間で送信する のに使用される。

保守読み出し操作においては、中火プロセッサは保守読み出しパケットをトラン ク・コントローラミＣ送信する。

トランク・コントローラは情報を読み出し、パケット中に曹き込み、次いでパケ ットを中央プロセッサに返送する。保守書き込み操作にあっては、中央プロセッ サはトランク・コントローラに保守書き込みパケットを送信する。トランク・コ ントローラはパケットからの情報を保守レジスタ中に書き込み、次いで同じ情報 を保守レジスタから読み出す。読み出された情報は保守書き込み／くケラト中に 加えられ、中央プロセッサに返送される。メモリ・パケットは中央プロセッサが 指定のメモリ・ロケーションの情報’を読み出し／書き込むことを許容する。こ れらパケットは保守レジスタでなく、メモリ・ロケーションが読み出され、書き 体重れる点を除いて保守・くケラトと類似の働きをする。

第１５図はメモリ１４０１中に含１れている４つのパケット・バッファおよび論 理チャネル翻訳チーフルを示している。受信器１４０２から到来するパケット← １受伯バッファ１５０１４たはトランク・テスト・／＼ツファ１５０２中に書き 込まれる。トランク・テスト・／＼ツファ１５０２はトランクを介してループ・ ／＼ラックれるテスト・パケットのために予約されている。その他すへての到来 するパケットは受信／＜ツファ１５０１に送られる。

入力回路１４０６から到来するノくケラトは送信ｌ＼ツファ１５０３−ｔたは交 換機テスト・／＼ツファ１５０４中に書き込まれる。送信ｌ＼ツファ１５０３は 送信器１４０３を介してトランクで送信される／くケラトのだめに設けられてい る。交換機テスト・／＼ツファ１５０４は交換機テスト・パケットおよびメモリ 読み出し／書き込み／（ケラトのためのものである。陥理翻訳チーフル１５０５ はメモリ書き込みパケットを介して中火プロセッサから受信された論アドレスを 物理アドレスに翻訳する情報を含んでいる。

メモリ１４０１中の環状／＼ツファの読み出しおよび書き込みはアドレス制御装 置１４０４中にある読み出しおよび書き込みポインタによって制御されている。

これら読み出しおよび書き込みポインタは梗々の／＼ツファ内の特定のメモリ・ ロケーションを指示する。読み出しまたは書き込みポインタは受信器１４０２、 送信器１４０３、入力回路１４０６および出力回路１４０５に対して提供される 。これらポインタは回路に応じて種々の環状ｌ＼ツファの読み出し才だ（は書き 込みを行うのに使用される。

即ち受信回路では受信〕＼ツファおよびトランク・テスト・バッファ書き込みポ インタであり、出力回路では受信バッファおよび交換機テスト・／＼゛ンファ読 み出しポインタであり、入力回路では送信バッファおよび交換機テスト・バッフ ァ書き込みポインタてあり、送イ言回路では送信バッファおよびトランク・テス ト・／＼ツファ読み出しポインタである。

種々の読み出しおよび店き込みポインタに加えて、アドレス制御装置１４０４は また一時ポインタも含んでいる。受信器１４０２は書き込みポインタの値をセー フするのに使用される１つの一時ポインタへのアクセスを有している。各々のパ ケット書き込み操作の開始時点において、一時ポインタ（６９き込みポインタと 同じアドレスにセットされている。パケットが書き体重れている間に誤りが発見 されると、鶏き込みポインタ（ｄ一時ポインタのアドレスに設定し直される。こ のようｆｃ　して誤りを含むパケットは重ね書き込みされ、それによって誤りを 含むパケットは無効とされる。入力回路１４０６は２つの一時ポインタに対する アクセスを有している。一方は書き込みポインタの値をセーフするのに使用され る。他方の一時ポインタはメモリ書き込み操作期間中に使用されるが、これは以 下で述へる。出力回路１４０５　ｒＪ−メモリ読み出し操作期間中に使用される １つの一時ポインタへのアクーＬスを有している。

以下ては通常のテーク・パケットがトランクから交換網に向って移動する様子に ついて述へる。受１１、器１４０２はトランク・パケットを受信し、ｄトランク ・パケットを交換パケットに変換するスペースをパケット中に提供するためにト ランク・パケットに０をつめる。受信器１４０２がこれを実行しホ４ると、次Ｃ （パケットをメモリ１４０１中の受信バッファ１５０１中に書き込むためにアド レスｔｔｉｌ］御回路１４０４にえ１する書き込み一安求を発生する。アドレス 制御回路１４０４は書き込み要求を受信し、受信バッファの書き込みポインタを 取り出す。次に受信器１４０２はパケットを受信バッファ１５０１の書き込みポ インタにより指定されたアドレスに書き込む。

アドレスｆｔ１ｉ制御回路１４０４　ｆｄ次にＸ＼パケット人千町”信号を出力 回路１４０５に送信し、該回路１４０５をしてアドレス制御回路１４０４に肌み 出し要求を送信させる。

アドレス制御回路１４０４は受信／＼ツファ読み出しポインタを取り出し、出力 回路１４０５が読み出しポインタにより指定されるアドレスの受信バッファ１５ ０１の内容を読み出すことを許容する。出力回路１４０５はパケットを説み出し 、必要シーフィールドを修正してトランク・パケットをスイッチ・パケットに変 換し、必要な論理アドレスから物理アドレスへのミ１（訳を実行し、パケットを 交換網に送信する。論理アドレスから物理アドレスへの翻訳ｒよメモリ１４０１ 中の論理由１」訳チーフルを読み出し、要求されたパケット・フィールドを史Ｗ ［することを含んでいる。

通常のテーク・パケットの交換網からトランクへの流れは次の通りである。パケ ットは交換機インタフェース１４１８を介して交俣網から受信され、入力回路１ ４０６に送信される。入力回路１４０６Ｕパケツトをメモリ１４０１中の送信バ ッファ１５０３中に書き込むためにアドレス制御装置１４０４に対する一；き込 み要求を発生ずる。アドレス市］］従１］装ｄｉ　１４０４は書き込み吸水と受 イ白し、送信バッファ書き込みポインタを入手する。入力回路１４０６は次にパ ケットを送信バッファ１５０３の舌き込みポインタにより指定きれ／ヒアトレス に書き込む。

アドレス制御回路１４０４は次に　Ｘ＼パケット人千可〃信号を送信器１４９３ ＶＣ送り、送信器１４０３をして読み出し要求をアドレス制御装置１４０４に送 信させる。アドレス制御装置１４０４は送信バッファ読み出しポイン夕を入手し 、送信器１４０３が送信／Ｘツファ１５０３の読み出しポインタによって指定さ れるアドレスの内容を読み出すことを許容する。送信器１４０３ｔ４パケツトを 送信器バッファ１５０３から読み出すためにアドレス制御装置１４０４に対する 読み出し要求を発生する。送信器１４０３がパケットを読み出すと、該送信器１ ４０３はパケットからヘツク悴報を除去し１．七′れによってパケットはトラン ク・パケットＶＣ変換される。送信器１４０３は次にパケットを付属のトランク で送信する。

トランク・テスト・パケットは受信器１４０２Ｖｃよりトランクから受信される 。これらパケットはアドレス制御装置１４０４中のトランク・テスト・／＼ツフ ァ仏：き込みポインタを使用してメモリ１４０１中のトランク・テスト・バッフ ァ１５０２中に書き込捷れる。この操作は受信バッファ書き込みポインタの操作 と類似している。

送信器１４０３Ｈ次にトランク・テスト・バッファ１５０２を読み出すためにト ランク・テスト・ノ＼ツファ読み出しポインタを使用してアドレス制御装置１４ ０４に対する読み出し要求を発生する。送信器１４０３はテスト・ノ々ケットを 読み出すと、このパケットをトランクに返送する。交換機テスト・パケットも類 似の仕方で処理される。

交換機テスト・パケット！ｄ入力回路１４０６によって受信きれ、該入力回路１ ４０６は該パケットを交換機テスト・バッファ書き込みポインタを使用してメモ リ１４０１の交換機テスト・／ＸＸソファ５０４中に書き込む。出力回路１４０ ５け次にアドレス制御装置１４０４中の交換機テスト・バッファ読み出しポイン タを使用して交換機テスト・バッファ１５０４を読み出す。出力回路１４０５は パケットを読み出し、これを交換網を介して指定式ねたトランク・コントローラ に送信する。

メモリ書−き込みパケットに情報をメモリ１４０１中に書き込むのに使用される 。この情報は論理翻訳チーフル１５０５中に■き込−まれる論理アドレスから物 理アドレスへの翻訳を含んでいる。メモリ■き込みパケットは中央プロセッサに よって発生され、入力回路１４０６に送られる。該入力回路ｒＬ１パケットの一 部を交換機テスト・バッファ１５０４中に、そしてパケットの一部を一理翻訳テ ーフル１５０５中に書き込む。交換機テスト・バッファ１５０４中に書き体重れ るメモリ簀き込みパケットの一部分は交換域テスト・バッファ書き込みポインタ を介して書き適寸れ、論理翻訳チーフル１５０５中に害き適寸れるパケットの一 部分は第２の入力回路の一部ポインタを介して１き体重れる。（これらポイ゛ン タは共にアドレス制御装置１４０４中に存在する。）出力回路１４０５は次に交 換機テスト・バッファ１５０４中に記憶された情報を読み出する共に論理翻訳情 報を読み出す。出力回路１４０５は次にデータのこれら２つの部分を組み立てて 元のメモリ書き込みパケットと同一のパケットを形成し、このパケットを中央プ ロセッサに返送する。

メモリ読み出しパケットは中央プロセッサにより発生され、中央プロセッサがメ モリ１４０１の一部を読み出すことを許容する。到来するメモリ読み出しパケッ トはメモリ・アドレスおよび読み出すべきハイド数ヲ含んでいる。出力回路１４ ０５はパケットで指定されたアドレスのメモリ１４０１の内容を読み出し、指定 されたハイドｆｃ′ｉ、をメモリ読み出しパケット中に挿入する。出力回路１４ ０５は次に（要求されたデータを含む）パケットを中央プロセッサに返送する。

トランクおよび交換機パケットに関してはこれら２つの型のパケット中に含まれ るフィールドと関連して更に詳述する。実際のパケットの取扱いおよび変換の詳 細に関しては後て述へる。トランク・パケットしＪトランク装置とトランク・コ ントローラの間のデータと保守情報を担っている。典型的なトランク・パケット のフォーマットが第３図に示されている。フィールドの説明は以下で述べる。

フラジ・フィールドはパケットの始めと終りを示すのに１史用されるユニークな ヒツト・パターン（０］、　］、　Ｉ　１１１０）である。パケット識別子（Ｐ ＴＤ）フィールドはパケットが信号用か、テスト用か寸たけ通常データのｉＸ（ ご川かを決定する。このフィールド中のｔｓＱｆｌｉｊ呼の設定に使用される信 号パケットであることを・示す。前述の如く、このパケツｈｕ吋の継続期間中後 続のパケットがず−＼て経由する経路を形成するために経路に沿うすべての中火 プロセッサを通過する。

ＰＩＤフィールドのへ１〃は既に形成された庭路を介して信号情報を送信する１ ３号パケットであることを示す。

このパケットの型は終端；の中央局においてのみ読み出される。

ＰＩＤフィールドの１１２　ＩＩ　またはｔｔ　３　ｔｔは交換網中のトランク をテストするのに使用されるテスト・パケットであることを示す。発信中央プロ セッサは交換網を介してそのトランク・コントローラの１つｉ’ｉｍテスト・パ ケットを送信する。このパケット１ｄＰＩＤフイールドの＼＼２〃により示され る。パケットＶｉ紀１のトランク・コントローラによりトランクを介して第２の トランク・コントローラに送信される。ＰＩＤフィールド（，１ｔｓ　２　ＬＬ 　であるので、第２のトランク・コントローラはフィールドをλ＼２〃から　（ ＼３　ｒｒに変更し１、テスト・パケットをトランクを介して第１のトランク・ コントローラにループ・ハックする。第１のトランク・コントローラはパケット を受信し、ＰＩＤフィールドを読む。ＰＩＤフィールドはλ＼３〃であるので、 第１のトランク・コントローラーパケットを中火プロセッサに返送する。

ＰＩＤフィールドのｔ１８７７−−＼ＩＩＩＬ　はパケットが通常データを担っ ていることを゛示す。昇ｄ〕の数字はフロー制御のレベルを示す。１＼８〃はフ ロー制御を行なわないことを示す。数字’ｔｔ　ｇ　ｕ　〜＼＼１１７′　は増 加するフロー制御レベルを示す。フロー制御が増加すると、発信局はより長い時 間間隔でパケットを送出する。これは増加したトラフィックによるシステムの過 負荷を防ぐだめである。

ＰＩＤフィールドのＮ１２〃はデータを示す。これは完全なメツセージを担う単 一のパケットである。データは次のような経路を通る。データは該データを送信 する端末装置と関連する中央プロセッサにより発生される。データは次にデータ が通過する交換網中の各中央プロセッサに向う。各中央プロセッサはデータの論 理アドレス・フィールドを読んでデータが送信される次の中央プロセッサを決定 する。データが着信中央プロセッサに到着すると、着信中央プロセッサはデータ を着信加入者の嘉末装置に向わせる。更なるパケットを送信するのに経路は必要 でないのでアドレス情報は保持されない。

論理アドレス・フィールドは着信トランク・コントローラのアドレスを導出する のに使用される。これ（、−１現在のトランク・コントローラにより論理アドレ スを用いてメモリ１４０１中に含まれている論理翻訳チーフル１５０５をインテ ックス修飾することにより実行される。論理翻訳テーブル１５０！Ｉ１１次のト ランク・コントローラの香号および新らしい論理アドレスを含んでいる。現在の トランク・コントローラは新らしい論理アドレスをパケットの論理アドレス・フ ィールド中に挿入し、次いでパケットを送出する。時刻スタンプフィールドはパ ケットが交換システム中を移動するときに要する累積時間を担っている。このフ ィールドはパケットがトランクから最初に受信されたときに挿入される到着時刻 フィールドと関連して更新される。着信トランク・コントローラが／くゲットを 受信すると、該コントローラは時刻スタンプ・フィールドを更新するために到着 時刻と現在の時刻の差を計算する。データ・フィールドは）くゲットが担うへき 実際のデータ、即ち情報を含んでいる。更に、このフィールドはある種の冒水準 プロトコル情報を担っている。サイクリック・リクンタンシー・コート（ＣＲＣ ）フィールドは誤り検出のために使用される。このフィールドは送信トランク・ コントローラによって発生され、ノクゲットに誤りが含まれているかとうかを決 定するため着信トランク・コントローラ（Ｃよりテストされる。

交換機パケットは交換網内のデータおよび保守情報を担っている。゛典型的な交 換機パケットのフォーマツ、トが第６図に示されている。データ型交換機パケッ トはトランク・パケット中に含まれているのとフィールドを同じ順序で含んでい る。１つの例外は２つの７ラク・フィールドであってこれは交換（殻パケットに は含まれていない。

またＣＲＣフィールドはトランク・パケットから交換機パケットへの変換過程の 幾つかのステージで古計算され、チェックきれる。交換機パケットに固有のフィ ールドについては以下で説明する。

パケット長フィールドはパケットの全長を〕＼イト数で表わしたものである。こ のフィールドは受信器１４０２により計算される。庸信トランク・コントローラ （ＤＴＣ）および発信トランク・コントローラ（ＳＴＣ）フィールドはパケット の経路設定に使用される。ＤＴＣは着信トランク・コントローラのアドレスであ り、論理翻訳チーフル１５０５から得られる。ＳＴＣフイールトハ現在現在／ソ ケット扱っているトランク・コントローラのアドレスである。

表１に示すように、制御フィールドＣＮＴＬは交換機パケットの型を規定する。

表１　交換様パケットの型 標章データ・パゲットｕデータ型トランク・／くケ゛ント（パケット識別子＼＼ Ｂ　ｕ　、　ＩＳ　９　ｒｔ　、　ｔｓ　１０　ｔｔ　またＶｉＮｌｌｌりおよ び信号ならびにデータ・パケット（ノクゲット＝別子２５）＼０１Ｌ、（１１１ Ｉ　またはλ＼１２〃）中に含まれる情報を担っている。このパケットは交換網 中の次のトランク・コントローラによりトランク・ｌ（ゲットに戻され、次いで 必・要に応じて後続の交換網を通して伝送するべく交換機／々ケゲッに戻される 。保守情報は保守書き込みおよび保９二読み出しパケットにより伝送される。こ れらｌくケ゛ントは１コ央プロセツサが保守情報をトランク・コントローラカ≧ ら読み出したり、逆に舌き込んだりすることを許容する。

この保守情報は誤りおよび制御情報を含んでいる。保９二書き込みパケットは中 央プロセッサによって発生され、適当なトランク・コントローラに送信される。

この／くゲットがトランク・コントローラに到着すると、トランク・コントロー ラは制御フィールドを調べ、該フィールドが（保守書き込みを示す）Ｎ２１１　 であることを確認するとパケットのデータ部分を交換機インタフェース１４１８ の保守レジスタ３１０１中に書き込む。

トランク・コントロ・−ラが制御フィールドｖｃｒｓ１ｔｒ　ｆ：有する交換機 パケットを受信すると、トランク・コントローラは保守読み出し操作を実行する 。保守レジスタ中のデータは読み出され　、＜ゲットのデータ部分に記憶される 。パケットは次に発情中央ブロセ′ンサに送イ言される。

交換機パケットは捷だトランク・コントローラのメモリ部分の読み出し・誉き込 みを行うのに使用される。メモリ書き込み操作においては、交換機／くゲットの 制御フィールドはｔｔ　３　ｎ　である。入力回路１４０６は中央プロセッサか らパケットを受信し、データ部分をメモリ１４０１の要求されたロケーション中 に書き込み、パケットの残りの部分を交換機テスト・バッファ１５０４中に書き 込む。出力回路１４０５はメモリ１４０１の指定されたロケーションからデータ を読み出し、交換テスト・バッファ１５０４からパケットの残りの部分を哀み出 す。出力回路１４０５は次にこれら２つのセクメントから新しいパケットを組立 て、交換網１１６を介して中央プロセッサ１１５に新らしいパケットを返送する 。

テスト・パケットはパケットを中央プロセッサに送り返す前にテスト・データを ２つのトランク・コントローラを経由させる交換機パケットである゛。テスト・ パケットが第１のトランク・コントローラに到着すると、制御フィールドはｔｔ 　５　〃　にセットされる。これはこのパケットが中央プロセッサに送り返され る前に第２のトランク・コントローラを経由すべきことを示す。第１のトランク ・コントローラを出発する前に、出力回路１４０５は制御フィールドを１＼５〃 からＩＳ　６　／Ｌ　に変化させ、次いでパケットを第２のトランク・コントロ ーラに送信する。

第２のトランク・コントローラのアドレスはデータ・フィールド中に存在する。

第２のトランク・コントローラがテスト・パケットを受信した後、該コントロー ラは制御フィールドを読み出す。フィールドはＩＳ　６　ｔｒ　であるので、第 ２のトランク・コントローラはパケットを直接中央プロセッサに向わせる。

受信器１４０２の主要な機能は交換網のトランク側から受信されたトランク・パ ケットを交換機パケットに変換することであり、該交換機パケットは交換網の交 換部を通して送信される。変換は（１）開始および終了フラグ・フィールドを除 去し、（２）パケットの最初にフィールドを付加することより成る。この変換に 際してＣＲＣフィールドを再計算する必要がある。付加されるフィールドは次の 通りである。最初の２つの付加されるフィールドである着信トランク・コントロ ーラおよび発信トランク・コントローラは０て満される。実際の発信および着信 トランク・コントローラの値に出力回路１４０５が受信バッファ１５０１からパ ケットを読み出した後に出力回路１４０５により付加される。次に付加されるフ ィールドは制御フィールドである。このフィールドはパケットが受信器１４０２ に到着した実際の時刻で満され、着信トランク・コントローラが時刻スタンプ・ フィールドを更新するのに使用される。

パケット変換の期間中、着信トランク・コントローラ、発信トランク・コントロ ーラおよび制御フィールドは初期値として０が力えられる。到着時刻フィールド はパケットの到着時刻（これは負数として表現される）に初期設定される。パケ ット識別子フィールドは１つの例外を除いて不変である。即ち到来パケットのパ ケット識別子フィールドがｙ２１Ｉ（これはテスト・パケットであることを示す ）であると、返送さ′れるトランク・テスト・パケットを示す囁３〃に変更てれ る。既に述べた如く、ＣＲＣフィールドは更新される。しかしこの更新過程は次 に示すように複雑である。即ちＣＲＣフィールドはあたかもパケット長フィール ドがすべて０を含んでいるものとして計算されるが、実際のパケット長はデータ とＣＲＣフィールドの間の別個のフィールド中に含捷れている。その理由はパケ ット長はパケットが到来することによって計算され、パケット全体が受信される 壕で未知だからである。

受信器１４０２は第１６図に詳細に示されている。受信器１４０２はフラグ除去 およびビット・アンスタッフインク回路１６０１、パケット・リフオーマツタ１ ６０２および直並列変換器１６０３を含んている。フラグ除去およびビット・ア ンスタッフインク回路１６０１ｍトランク・パケットの始めと終りにある０１１ １１１１０フラク・パターンを除去する。更に、この回路は送信器１４０３によ りヒツト流中にスタッフインクされたヒツトを取除く。この操作については後述 する。パケット・リフオーマツタ１６０２Ｈパケツトに０を付刀口する。このＯ はパケット変換の期間中に付加されるフィールドの場所を確保する働きをする。

更にこの回路はパケットの到着時刻を満し、要求に応じてパケット識別子フィー ルドを更新する。

トランク・パケットは導線１６０４によりフラグ除去およびヒツト・アンスタッ フインク回路１６０１により受信される。この回路はパケット中に含才れるスタ ートおよびストップ・フラグの存在を検出することにより谷パケットのスタート およびエンド点を検出する。フラグは検出されると除去される。更に、この回路 はビット・アンスタッフィングを実行する。ビット・アンスタッフインクとはフ ラグ・パターンがパケットのはじめおよび終り以外の場所には生じないことを保 証するためにビット流中に挿入されたビットを取除くことである。

フラグ除去およびビット・アンスタッフインク回路１６０１はパケットに４線１ ６０５を介して／（ケラト・リフオーマツタ１６０２に送信する。パケットが最 初にパケット・リフオーマツタ１６０２に到着すると、信号が導１１６０６に加 えられる。この信号はパケットが処理されている間発生され続ける。パケットが ／くケラト・リフオーマツタ１６０２から直並列変換器１６０３に転送されてい る期間中類似の信号が導線１６０９上に存在する。ＬＳ　Ｉ　Ｉ７　なる信号が 導線１６０２がデータを含んでいる各クロック・パルスの期間中導線１６０７に 加えられる。パケット・リフオーマツタ１６０２はトランク・パケット１１６０ １から受信し、適当なフィールドを付加して交換機パケットを形成する。更に、 この回路は誤り検出を行い、要求に応じてＰＩＤフィールドを修正する。

誤り検出は各々の到来パケットのＣＲＣフィールドをチェックすることにより実 行される。誤りが検出されると、１６０２は導線１６１２を介して１６０３に誤 りイｈ号を送信し、それによって誤りを含むパケットを無効とする。パケット・ リフオーマツタ１６ｏ２はまたハードウェア誤りも検出する。ハードウェア誤り が検出されると、導線１６２６上の信号がこれを示す。

１６０２によって実行されるＰＩＤフィールドの修正〜はトランク・テスト・パ ケットに関するものである。到来するテスト・パケットは１１２　ｕ　なるＰＩ Ｄ″ｆｒ：ｉしている。１６０．２Ｖｉフイールドをｔｓ　３　ｕ　を変更する 。更にテを高レベルとする。これにょシ直並列変換器１６ｏ３はテスト・パケッ トの内容をトランク・テスト・バッファ１５０２中に書き込む。パケット・リフ オーマツタ１６ｏ２は完全に二重化されており、従って自分自身の誤り検出を行 うことが出来る。

フラグ除去およびヒツト・アンスタッフインク回路１６０１は第１７図に詳細が 示されている。この回路はフラグ除去とヒツト・アンスタッフインクを行う。フ ラグ除去は次のようにして実行される。フラグ・パターンに導線１６０４を介し て連続的に送信されている。この８ヒツト・パターンはレジスタ１７０１中に読 み込まれる。レジスタ１７０１がヒツト・パターンを受信すると同時に、レジス タ１７０２Ｕ同じヒツト速度で）＼１ノア　の定常流を受信する。８ヒツトのフ ラグ・パターンが受信された後、レジスタ１７０２はＡＮＤケート１７０６の出 力のｔｔ　１　ｔｒによってクリアされ、フラグ・パターンの存在をデコートす る。これによってレジスタ１７０２中に−Ｊｏ見られていた　が１〃がレジスタ １７ｏ２がも送出されることが妨げられる。レジスタ１７０２から出て来るｔｔ 　１　ｔｒはＡＮＤケート１７１４およびレジスタ１７０５に向う。ＶＸ１〃　 が存在するときには実際のデータがレジスタ１７０１から流出することが許容さ れ、導線１６０７はこの実際のデータの存在を知らせるべく活性化される。

実際のパケットからのフラグ・パターンがレジスタ１７０１中に加えられた後、 後続のヒツトはフラグ・パターンではなく実際のパケットの内容となる。８ヒツ トの実際のデータがレジスタ１７０１中に加えられた後にはＡＮＤゲート１７０ ６はレジスタ１７０２をクリアしない。何故ならば該ＡＮＤケート１７０６はフ ラグ・パ１７０２ばＡＮＤケート１７１４の１方の入力に連続的に　−＼１　ｎ 　を送信することになる。ＡＮＤケート１７１４の他方の入力はレジスタ１７０ １から実際のパケットの内容を受信している。従ってＡＮＤケート１７１４ｆｄ レジスタ１７０２から出て来るｔｔ　１　ｒｒ　によってエネイブルされる。こ のエネイブル信号によりレジスタ１７０１の内容はレジスタ１７０３にシフトさ れる。従ってＡＮＤケート、１７１４の出力は実際のパケットの内容がｒｓ　１ ．　ｎであるときのみ１＼１〃　となる。このようにしてパケットの内容からフ ラグを除いたものがレジスタ１７０３を通してシフトされ、導線１７１ｏを介し てパケット・リンオーマツタ１６０２に送信される。

ヒツト・アンスタッフインクが必要なのは、送信器１４０３が５つの連続した１ を検出すると送信器１４ｏ３は常に１１　Ｑ　ＬＬ　をスタッフするからである 。これはパケット・ケータがフラグ・パターンを含まないようにするためである 。これらスタッフされたｏはフラグが除去された後に７ラク除去およびヒツト・ アンスタッフインク回路１６０１により取除がれる。ヒツト・アンスタッフイン クは次のようにして実行される。ＡＮＤケート１７１４から出て来るパケット・ ケータは尚スタッフされた入＼ｏ〃を含んでいる。１１１１１なるパターンがレ ジスタ１７ｏ３中に加えられると、次のヒツトはスタッフされたヒツトのはずで あり、これは取除がねばならない。この１．１１１１パターンはスタッフされた ｔｔ　Ｏｔｔがレジスタ１７ｏ３の最初の位置にある１ヒツト時間期間の間ＮＡ ＮＤケート１７１８の出力を１１　Ｑ　１１　とする。この＼＼ｏ〃は実際のパ ケット・ケータがレジスタ１７ｏ３全通してシフトされているのと同じ時にレジ スタ１７ｏ４を通してシフトさレル。レジスタ１７０４　ノｒｓｏｔｒ　カＡＮ 　Ｄケ−トｏｏｓの入力に達すると、スタッフされた＼＼ｏ〃がレジスタ１７０ ３中に存在する１クロツク・パルスの期間中導線１６０６は六〇〃　となる。導 線１６０６　（ｄヒツト存在インティケータであり、該インティケータ１ｄ　パ ケット・リスタッフされたλ）　Ｑ　Ｌｒがし／メタ１フｏ３中に含１れている クロック・パルスｖｒ：、対しては生起しないので、スタッフされたｔｓ　Ｑ　 ＬＬ　は除去される。

パケット・リフオーマツタ１６０２ｉづ第１８図に更に詳細に示されている。こ の回路は実際のパケットｙ換を実行する。この回路はＣＲＣ回路１８ｏ１および １８ｏ４、パケット・リフオーマット回路１８ｏ２および１８ｏ５、ならびに比 較器１８ｏ３より成る。ＣＲＣおよびパケット・リフオーマット回路！”ｌ二重 化されている。何故ならばソフオーマット過程期間中ＣＲＣチェックは回路内の 誤りを正確知検出することが出来ないがらである。ＣＲＣ回路は到来パケットの ＣＲＣフィールドｔチェックし、次いでそれを除去する。パ・ケラト・リフオー マット回路は実際のパケット変換を行い、新もしいＣＲＣフィールドを計算する 。比較器１８ｏ３けパケット・リフオーマット回路１８０２オよび１８ｏ５がら のリフオーマットされたパケットを比較する。パケットが一致しないならば、パ ケットに欠陥が存在することになり、これは導線１６２６上のＦ　Ｌ　Ｔ　Ｒ信 号により示される。このＦ　Ｌ　ＴＲ信号は交換機インタフェース１４１８に送 られ、次に中央プロセッサに送られ、そこで補正操作が行なわれる。

パケット・リフオーマット回路１８ｏ２は第１９図に詳細に示されている。この 回路はバット回路１９ｏ１（この回路は後続の回路によって交換機パケットを形 成ケラトに付加する）と；パケット到来時刻を計算し挿入する到来時刻回路１９ ｏ２と；必要な場合にばＰＩＤフィールドを更新するＰＩＤ回路１９ｏ３と；パ ケット長゛？計算し挿入するパケット長回路１９ｏ４と；パケットのＣＲＣフィ ールドを計算するＣＲＣ回路１９ｏ５とを含んで諭る。

バット回路１９０１は第２０図に更に詳細に示さ扛ている。この回路は到来パケ ットの先頭に’５６個のｏｌ挿入し、パケットの終りに２４個の０を挿入する。

これらの０は後続の回路により付加されるフィールドの場所を確保する役目を果 す。バット回路１９ｏ１ｕシステム・クロック１６１がらダおよびψクロック・ パルスを受けとる。第５４図に示すようにψパルスはＷパルスＪ：、ｊｌ）５倍 速い。ψクロック・パルスはパケットの先頭に。全配置するのに要求される。

・バット回路１９０１は導線１８１４．１８１５、および１８１６上のデータ、 データ存在信号およびヒツト存在信号を受信する。これらの信号はＡＮＤＮ−ゲ ート０６〜２００８’ｅｍＪＬ、し’、；ス９２００　ｉ　〜２．００３に加え られる。レジスタ２００１〜２００３はデータをＷクロック速朋でＡＮＤゲート ２ｏ１ｏおよびＯＲケート２０１１全通してシフトさせる。導線１８１５上の第 １のパルスは導線２０３１ｉ介して制御装置２００４ｆ：活性化する。制御装置 ２００４が活性化されると、該装置２００４はカウンタ２ｏσ５２よびパッド導 線２ｏ２７を活性化する。導線２０２７はＡＮＤケート２０１９およびフリップ ・７０ツブ２０２４を介してパケットの最初に５６個の０を挿入する。カウンタ ２００５Ｈクロツク・パルスを計数し、５６のパルスを計数した後導線２０２７ をディスエイプルするようＡＮＤゲート２０３０を介して制御装置２０２７に信 号を加える。０はψクロック速度で挿入される。これにより実際のパケット・デ ータがレジスタ２００１がらシフト・アウトされる前にパケットの最初に０を挿 入することが可能となる。データ、データ存在信号およびビット存在信号がレジ スタ２００１〜２００３からシフト・アウトきれるとき、これらデータおよび信 号はゲート２ｏ１３．２ｏ１４、　−２０１６および２０３４およびフリップ・ ７０ツブ２ｏ１５を介して１．５４４　Ｍｂ／ｓがら８Ｍｂ／ｓ　に変換される 。パケットの最後の１６ビツトがレジスタ２００１中にあるとき（これは導線２ ０３１がディスエイプルされることにより分る）、導線２００４は導線２ｏ３２ を活性化する。

これによりレジスタ２００１〜２００３中の最後の１６ビツトはＡＮＤゲート２ ｏ１９°およびＯＲゲート２ｏ１１を介してψクロック速度でシフトされる。更 にこの信号ハインバータ２００９ｅ介り、”’ｒＡＮＤケ−ｆ＝２００６〜２０ ０８をディスエイプルする。この目的は現在存〜在するパケットがシフトされる まで次のパケットがパッド回路１９０１中にシフト・インされることを妨げるこ とにある。パケットの終りがレジスタ２００１がらシフト・アウトされた後、制 御装置２００４は２４クロツク・パルスの間導線２０２７をエネイブルし、２４ 個の０をパケットの終りに挿入する。

到着時刻回路１９０２が第２１図に詳細に示されている。この回路はパケットの 到着時刻を到着時刻フィールド中に挿入する。到着時刻は正の値としてではなく 負の値として計算される。クロックを逆転させることにより、送信器１４０３の ところて述へるように補元をとることなく到着時刻を現在の時刻に加算すること が出来る。到着時刻回路１９０２はカウンタ２１０１および２１０３、シフト・ レジスタ２１０２、制御装置２１０４およびフリップ・７０ツブ２１０９〜２１ １１を含んでいる。カウンタ２１０１はシステム・クロック１６１からの外部Ｔ ＩＣＫおよび５ＹＮＣパルスにより現在の時刻を保持する。カウンタ２１０３は 到着時刻フィールドがどこであるかを決定するために到来パケットのヒツト数を 計数する。パケットが到来すると、それは導線１９０７Ｊ：の信号により示され 、この信号は導線２１０５を介して制御装置２１０４に送信される。制御装置２ １０４がこのデータ存在信号を受信すると、該制御装置２１０４は導線２１１３ を介してカウンタ２１０３に到来ヒツトの計数を開始するよう指示する。更に制 御装置２１０４は導線２１０１上に信号を加える。この信号はカウンタ２１０１ の内容をシフト・レジスタ２１０２中にロートさせる。

その結果パケットの到着時刻はシフト・レジスタ２１０２中にロートされる。到 着時刻フィールドはパケットのヒツト位置４８〜５５である。このフィールドは 以前はバット回路１９０１により０で満されていた。カウンタ２１０３が４８に 達すると、該カウンタ２１０３はＡＮＤケート２１１８を介して制御装置２１０ ４に信号を送る。制御装置２１０４は次にＡＮＤケート２１１５の入力に信号を 加え’、ＡＮＤケート２１１５をエネイブルする。ＡＮＤケート２１１５Ｖｉエ ネイブルされると、ＡＮＤケート２１１６およびＯＲゲート、２１１７を介して シフト・レジスタ２１０２の内容をフリップ・フロップ２１０９にシフト・アウ トさせる。フリップ・フロップ２１０９〜２１１１’は次にψクロック速度でそ のＤ入力で受信された情報を導線１９ｏ９および１９１１に送出する。

ＰＩＤ回路１９０３は第２２図に更に詳細に示されている。ＰＩＤ回路１９０３ は到来パケットのＰＩＤフィールドを読んで、パケットの型を決定する。到来パ ケットがデータであると、導線１９１８に信号が加えられる。

到来パケットがテスト・パケットであると　ゝ＼３〃がＰｒＤフィールド中に配 置されてる・す、導線１６１１上に信号が加えられる。到来パケットは導線１９ ｏ９にょシ加えられる。導線１’９１（１；Ｉパケットが受信されている間λ＼ １〃の定常流を受信する。導線１９１１は導線１９ｏ９上に受画なビットが存在 する各ヒツト期間中が１〃　を受信する。導線１９１ｏ上の最初のゝ１〃はＡＮ Ｄゲート２２０４を通して導線１９１１上のビットを計数することによりカウン タ２２０３に妥当なデータ・ビットの計数を行なわせる。カウンタ２２０３が５ ９に達すると、ＡＮＤゲート２２１３はエネイブルされ、制御装置２２０５に信 号が加えられる。制御装置２２０５は次に導線２２１４上にエネイブル信号を加 える。この第５９番目ビット時間期間中、ＰＩＤフィールドの最下位ビットは導 線１９０９上に存在し、Ｐ■Ｄフィールドの上位３ヒツトはシフト・レジスタ２ ２０１中に記１言されている。導線１９０９上のデータおよびシフト・レジスタ ２２０１中のデータはＡＮＤケート２２０７または２２０６をエネイブルする。

データが２進の＋ｓ１．２ｔｒ（これはデータであることを示す）であると、Ａ ＮＤケート２２０６Ｕエネイフルされ、信号を導線１９１８上に加える。導線１ ９０９上のデータおよびシフト・レジスタ２２０１中のデータが２進の１＼２〃 またはｔｔ３Ｉｌ（これはテスト・パケットであることを示す）であると、ＡＮ Ｄケート２２０７がエネイブルされ、パケット識別子フィールド中に＼＼３〃が 配置される。導線１９０９上のデータおよびシフト・レジスタ２２０１中のデー タが２進のゝλ２〃であると、ＡＮＤケート２２０９もエネイブルされ、その結 果パケットはトランク・テスト・バッファ１５０２中に記憶される。

フリップ・フロップ２２１０〜２２１２はシステム・クロック１６１からのクロ ック・パルスを介して導線１９１２〜１９１４上の出力テークを同期のとれた状 態に保つ。

パケット長回路１９０４は第２３図に詳細に示されている。該パケット長回路１ ９０４は到来パケット中の／・イト数を計数し、この７＜イト計数値をパケット の終りに配置する。更にパケット長回路１９０４は受信されたパケットが１５０ バイトを越したとき導線１９１９上にパケット長誤り信号を加える。到来テーク 、データ存在インデイケーションおよびヒツト存在インデイケーションは導線１ ９１２〜１９１４で受信され、シフト・レジスタ２３０１〜２３０３中にシフト ・インされる。データが最初に導線１９１２上に現われるとき、　＼＼１〃　も また導線１９１３上に現われ、データが存在することを示す。

導線１９１３上の最初の＼＼１７１　により制御装置２３０７はＯＲケート２３ １０を介してカウンタ２３０４’を始動させる。カウンタ２３０４はパケット中 のハイド数を決定するために４線２３１５上の到来ヒツト存在信号を計数する。

導線１９１３がＳｔ　Ｏｒｒ　となると、パケット全体がカウンタ２３０４によ り計数きれたことになる。４線１９１３上の’ｏｌＩＨカウンタ２３０４の内容 をシフト・レジスタ２３０５中にロートさせる。これに制御装置２３０７がｏ− ト信号を導線２３１６上に加えることにより実行される。１ヒツト時間後、制御 装置２３０７はシフト・レジスタ２３１７をエネイブルし、それによってシフト ・レジスタ２３０５の内容（即ちハイド計数値）はＡＮＤケート２３１１および ＯＲケート２３１８を通してパケット中にシフト・インされる。これによりパケ ット長計数値はパケットの終りに配置きれる。Ｗｉｌｌ　ｆａｌ！］装置２３０ ７がシフト導線２３１７をエネイブルするとき、カウンタ２３０６もまたエネイ ブルする。カウンタ２３０６が８に達すると、該カウンタ２３０６はそのことは 制御装置２３０７に伝え、それによって制御装置２３ｏ７はシフト導線２３１７ をティスエイフルする。カウンタ２３０６が２４に達するとき、パケット全体が パケット長回路１９０４からシフト・アウトされたことになる。

１５０ハイド以上のパゲットハ最大パケット長ｔＷしている。これら過度に長い パケットは比較器２３０８によって検出され、該比較器２３０８はパケット長誤 り導線１９１９に信号を加えることによりそのことを指示する。

このパケット長鎖シインテイケーションはパケットを破棄させる。フリップ・フ ロップ２３１２〜２３１４ばＰＩＤ回路１９０３中の７リツプ・フロップ２２１ ０〜２２１２と同じ蝋能を実行する。

直並列変換回路１６０３が第２４図に更に詳細に示されている。直並列変侠器１ ６０３はバッファ２４０１およびアドレス制御インタフェース２４０２を含んで いる。

バッファ２４０１ｆｌパケツト・リフオーマツタ１６０２からテーク、テーク存 在信号およびヒツト存在信号を受信する。バッファ２４０１は到来テークをハイ ドに変換し、該ハイドをケーフル２７２０を介してアドレス制御装置１４０４に 送信する。アドレス制御インタフェース２４０２は導線２７２１〜２７２７上の 信号によりグーフル２フ２０上の情報をとこに書き込むへきかを知らせる。導＠ ２７’２１〜２７２３は夫々受信バッファ１５０１、トランク・テスト・バッフ ァ１５０２および一部ポインタに対する省き込みコマンドである。導線２７２６ および２７２７は一部ポインタを受信バッファ書き込みポインタ捷たはトランク ・テスト・バッファ書き込みポインタのいずれかに等しい値にセットし、導線２ ７２４および２７２５は受信バッファ書き込みポインタ捷たはトランク・テスト ・バッファ書き込みポ°インタを一部ポインタに等しい値にセットする。

バッファ２４０１は第２５図に詳細に示されている。

バッファ２４０１は実際に直並列変換を実行する。到来データ、データ存在イン テイケーションおよびヒツト存在インデイケーンヨンは導線１６０Ｂ、１６０９ および１６１０により受信される。到来データはシフト・レジスタ２５０１およ び２５０４によってバッファ記憶され、データ存在インテイケーションはシフト ・レジスタ２５０２および２５０５によってバッファ記憶され、ヒツト存在イン テイケーションはシフト・レジスタ２５０３および２５０６によりバッファ記憶 される。データ・ヒツトがレジスタ２５０４全通してシフトされるとき、該デー タ・ヒツトはシフト・レジスタ２５０７によりハイドに組立てられる。カウンタ ２５０９は到来するヒツト存在信月を計数１ｙ　、何時１つのハイドが完全に組 立てられるかを決定する。ハイドが組立てられると、該ハイドｕ：　ＡＮＩ）ケ ート２５１０からの信号によって出力レジスタ２５０８中にロートされる。更に ＡＮＤケート２５１０および２５１１はフリップ・７０ツブ２５１２をセットし 、それによって該フリップ・７０ツブにデータ存在信号を導線２４０４上に加え る。このデータ存在信号は／λイトの送信準備が出来たことをアドレス制御イン タフェース２４０２に示す。ハイドが送信された後、アドレス制御インタフェー ス２４０２ｖ；ｊハイドを受信したことを知らせる信号を導線２４０３上に加え る。この信号にフリップ・フロップ２５１２ｔリセツトする。

アドレス制御インタフェース２４０２は第２６図に詳細に示されている。アドレ ス制御インタフェース２４０２はメモリ１４０１中にある受信バッファ１５０１ およびトランク・テスト・バッファ１５０２の書き込みを制御する。フリップ・ フロップ２６０５は誤りを含むパケット、またはバッファのオーバフローにより 無効としなければならないパケットの放棄を制御する。フリップ・フロップ２６ ０８Ｕテータを受信バッファ１５０１中に書き込むべきかトランク・テスト・バ ッファ１５０２中に書き込むべきかを選択する。ｌ＼ツファ２４０１はノーイト の組立てを完了すると導線２４０４上に信号を加える。

この信号は制御装置２６０１に加えられ、該制御装置は導４２６３１上の信号を 介してフリップ・７０ツブ２６０５をセットする。フリップ・フロップ２６０５ がＩＳ　Ｉ　Ｚｌにセットされると、ＡＮＤケート２６１０がエネイブルされ、 それによってＡＮＤゲート２６１１．２６１２．２６１４および２６１５がエネ イブルされる。／＼ツファ２４０１がテスト・パケットを送信しているとき、ｌ クゲット・リフオーマツタ１６０２は導線１６１１上に信号を加える。この信号 はフリップ・７０ツブ２６０８をセットし、それによってＡＮＤケート２６２２ 〜２６２５がエネイブルされる。これによってパケットはトランク・テスト・バ ッファ１５０２中に書き込まれる。ｌ＼ツファ２４０１中のパケットがテスト・ パケットでないと、フリップ・フロップ２６０８は＼＼Ｏ１ｌ　にリセットされ るこれによりＡＮＤゲート２６１６〜２６１９はインノ＼−タ２６２１を介して エネイブルされる。これらＡＮＤケートがエネイブルされると、パケットは受信 ７＜ツファ１５０１中に書き込まれる。

アドレス制御装置１４０４が第２７図に更に詳細に示されている。アドレス制御 装置１４０４はメモリ１４０１の適当な部分を送信器１４０３、受信器１４０２ 、入力回路１４０６お上ひ出力回路１４０５が読み書きするとフェース２７０１ 、出力インタフェース２７０３、送信インタフェース２７１１、入力インタフェ ース２７１３およびメモリ・インタフェース２７０２に含んでいる。

更に、該装置は尚杯／空状態検出回路２７０４．２７０７．２７０８および２７ １２、ならびにフッツブ・フロップ２７０５．２７０６．２７０９および２７１ ０を含んでいる。タイマ２７１４ば４線２７６０〜２７６３を逐次１４０３、出 力回路１４ｏ５および入力回路１４ｏ６がする。満杯／空状態検出回路はバッフ ァ・オーバフローおよび空状態を検出するのに使用され、フリップ・フロのニ使 用される。アドレス制御装置１４０２Ｈシステムにより受信器１４ｏ２がら書き 込み要求を受信する。該−ス２７０１はこれら書き込み要求に応動してデータを メモリ１４０１中ＶＣ署き込むだめの受信ハ′ンファ書き込適寸れた後、受信バ ッファ舊き込みポインタは増加されツファ満杯／紫状態検出回路２７ｏ４に送信 される。受信バッファ城杯、／空状紳検出回路２７ｏ４が受信バッファ１５０１ の空状１態を検出すると、フリップ・フロップ２７０５をリセットし、データ存 在信号を導ｗ２７３　ａから取り除く。受信バッファ満杯／空状態検出回路２７ ０４が受信バッファ１５０１のオーバフィル状態を検出すると、該回路２７０４ は導線２７２８により受信バッファの過負荷状態指示信号を送信する。導線２７ ２２上の信号はグーフル２フ２０上のデータをトランク・テスト・バッファ１５ ０２中に省き込ませる。この回路の動作は、受信バッファ１５０１の書き込み動 作とか似している。

オｈ異点け［・ランク・テスト・バッファ１５０２が空のとき尚杯／空状、四検 出回路２７０７がフッツブ・フロップ２７０６ｔリセツトし、トランク・テスト ・バッファがオーバフィルされたことをＪ＃線２７２９士の信号Ｖこよって示す ことである。

一時ポインタはパケット長をパケット長フィールドに櫂き込み、誤りをａむパケ ットを胛、効とするのに使用される。一時ポインタはパケット長をφ１き込むの に使用されねけならない。何故ならはパケット長フィールドはパケットの初めに 位置し、パケットの実際の長さはパケットの殆んどがバッファ中ＶＣ書き込袢牙 −りる捷で分らないからである。実際のパケット長は次のようにしてパケット中 に挿入される。一時ポインタは書き込みポインタに等しい値にセットされ、■き 込みポインタはパケットのバッファー＼の書き込みを開始する。（パケットの終 りイー１近に配置されていた）パケット長が書き込まれる循備が整うと、該パケ ット長は一時ポインタを使用して書き込−井れる。一時ポインタは書き込みポイ ンタに等しい値にセットされていたので、該一時ポインタはパケット長フィール ドのロケーションを示すことになる。このようにして、実際のパケット長はパケ ットのパケット長フィール〜ト中に書き込まれる。

パケット中に誤りが検出されると、パケットは無効とされる。これは受信インタ フェース２７０１に対し受信バラ・ファの書き込みポインタを一部ポインタに等 しい値にセットするよう指示する受信器１４０２パルス導線２７２４により実行 される。

出力インタフェース２７０３は導線２７３２〜２７３６を介して出力回路１４０ ５から読み出し要求を受信する。

出力インタフェース２７０３はこれら読み出し扱求に応動して適当なポインタを 取り出し、メモリ１４０１からデータを読み出す。例えは導線２７３２上の信号 は出力インタフェース２７０３をして受信バッファ読み出しポインタによって指 定される受信バッファ１５０１のアドレスからデータを読み出させる。導線２７ ３３上の信号框出力インタフェース２７０３をして交換機テスト・バッファ読み 出しポインタによって指定される交換様テスト・バッファ１５０４のアドレスの 内容を読み出させる。

出力インタフェース２７０３はデータを読み出し、該データをケーフル２７３１ を介して出力回路１４０５に送出する。

オーバフロー状態は受信ハソ／ノ・倍仲／空状態検出回路２７０４により検出さ れる。これは読み出しポインタと書き込みポインタ＋１を比較することにより実 行される。これら２つが等しいと、受信器が次のノ゛・イ［・を受信バッファ１ ５０１中ｔｉｃ書き込もうとするときオーツλ）口　、−が生じることを示す。

入力インタフェース２７１３の動作は受信インタフェース２７０１と類似してい る。到来データはケーフル２７４４を介して入力回路１４０６から受信され、送 信バッファ１５０３寸たは交換機テスト・バッファ１５０４中に書き込井れる。

入力回路１４０６からの書き込み要求は導線２７４５〜２７５２および導線２７ ６５を介して加えられる。交換機テスト・バッファ満杯／空状態検出回路２７０ ８および送信バッファ満杯／空状態検出回路２７１２ｉｒｊ交換機テスト・バッ ファ１５０４　Ｌ−よび送信バッファ１５０３の満杯／空状態を保持するために 入力インタフェース２７１３から書キ込みポインタ・アドレスを受信する。これ ら満杯／空状態検出回路はフリップ・７０ツブ２７０９および２７１０にリセッ トし、導線２７４２および２７４３に介してノ１ツファ・オーツ−フィル状態信 号を送信する。送信インタフェース２７１１の動作は出力インタフェース２７０ ３と類似している。

データはメモリ１４０１中の送信、バッファ１５０３またはトランク・テスト・ バッファ１５０２から読み出される。データが読み出さｉｌ、ると、朕データは ケーフル２７５５を介して送信器１４０３に送１ｇされる。読み出し要求は導線 ２７５３および２７５４を介して送信器１４０３から受信される。送信インタフ ェース２７１１Ｕ一時ポインタを含んでいない。

メモリ１４０１は次の如き環状バッファを含んでいる。

即ち受信バッファ１５０１、トランク・テスト・バッファ１５０２、送信バッフ ァ１５０３、および交換機テスト・バッファ１５０４である。環状バッファに第 ２８図に詳細に示されている。環状バッファは、読み出しポインタ２８０１が常 に省き込みポインタ２８０４よす前ニあって、それによって餌き込みポインタ２ ８０４が未だ読み出されていないメモリ１４０１の部分に書き込みを行なわない ようになっている限り、読み出しポインタ２８０１と書き込みポインタ２８０４ がメモリ１４０１の同じ部分を連続的に読み出し、書き込むことを許容する。各 々の読み出しまたは書き込み操作の後、適当な（読み出しまたは嘗き込み）ポイ ンタが１進められる。

書き込みポインタ２８０４が読み出しポインタより１少いロケーションにあると 、バッファは満杯である。（即ち次の書き込み操作により読み出しポインタ２８ ０１が未だ読み出していないバッファの一部分に重ねどきをすることになる。） この状態か生しると、満杯／空状態検出回路２８０３ｆは導線２８０８上にバッ ファ満杯状態信号を加える。同様に、読み出しポインタ２８０１が書き込みポイ ンタ２８０４より１少いロケーションにあるときバッファは空チある、 一部ポインタは棟々の目的で受信器１４０２、入力回路１４０６、および出力回 路１４０５たより使用される。

例えは受信回路にあっては、答き込みポインタがパケットを書き込んだとき受信 器１４０２が誤りを検出した場合に書き込みポインタをハック・アップするのニ 一時ポインタが使用される。一時ポインタ（はパケットの最初のハイドを含むメ モリ・ロケーションを示す。書き込みポインタを一部ポインタの値と等しく設定 することにより、パケットは実効的に無効とされる。

典型的なポインタが第２９図に示されている。ポインタはバッファの読み書きを 行うためにバッファ中の現在位置のアドレスを含んでいる。ポインタ回路は次の ような動作を行う。即ちポインタｔリセットし、ポインタを進の、外部信号源か らポインタをロートしく例えば読み出しポインタケ一時ポインタ゛の値に等しく セットする）、尚杯／空状態検出回路の使用する現在のアドレスあ・よび該アド レス＋１を提供する。現在のアドレスはレジスタ２９０１中に記憶きれている。

このアドレスにケーフル２９１９から得られ、該アト上スート１−ケーフル２９ ２１により得られる。リセット操作により導線２９２ｏ上のスタート・アドレス は次のようにしてレジスタ２９ｏ１中にロー１・される。リセットは導線２９１ ５上の粗列により開始される。この信−”ｉ　ｔｆＪ’、　ＯＲケート２９ｏ２ を介してレジスタ２９０１をエネイフルづ゛る。更にと、のりセット信号はＯＲ ケ−１−２９０９’ｖ作動ζせ、それによってＡ　Ｎ、　Ｄケート２９１３がエ ネイブルされる。ケーブル２９２０上のスタート・アドレスはＡＮＤケート２９ １３およびＯＲケート２９１２を通してＡ　Ｎ’Ｄケート２９０５０１つの入力 に加えられる。ＡＮＤケート２９０５の他の入力はインバータ２９０６を介して エネイブルされ、これによってスタート・アドレスはレジスタ２９０１中にロー トされる。ポインタを進めることによりポインタは次のメモリ・アドレスの読み 書きを行うことになる。

ポインタが限界アドレスまで達すると、ポインタの値は最゛初の値に戻る。ポイ ンタの歩進は導線２９１６上の信号により開始される。この信号はＯＲケート２ ９０２−ｉ介し７てレジスタ２９０１をエネイブルする。レジスタ２９０１中に ロートされるアドレスはメモリ・スペースの限界まで達したか否かに依存する。

未だ限界に達していない場合には比較器２９０７が動作し、それによってＡＮＤ ケート２９１１およびＯＲケート２９１２が動作する。ＯＲケート２９１２が動 作すると、現在のアドレス＋１がＡＮＤケート２９０５およびＯＲケート２９０ ４を介してレジスタ２９０１中（（ロートされる。限界に達していると、比較器 ２９０８が動作する。これによりＯＲケート２９０９が動作し、前述の如く導線 ２９２０上のスタート・アドレスがレジスタ２９０１中にロートされる。これに より最初の値がロートされることになる。

外部信号源からのロートは導線２９１７上の信号により開始される。この信号は ＯＲケート２９０２ｉ介してレジスタ２９０１’ｅエネイフルすると共にＡＮＤ ケート２９０３’（ｉ＝エネイブルし、イン／＼−タ２９０６’ｅ介してＡＮＤ ケート２９０５にディスエイフルする。ＡＮＤケート２９０３がエネイブルされ ると、ケーブル２９１８上の外部アドレスＱＯＲケート２９０４ｇ介してレジス タ２９０１中に加えられる。

受信インタフェース２７０１は第３０図に詳細に示きれている。受信インタフェ ース２７０１１１’！受信］１゛ンファ書き込みポインタ３００１、一時ポイン タ３００２、およびトランク・テスト・ｌ＼ツファ・ポインタ３００３に含んで いる。これらポインタは第２９図で述べたポインタと類イυしており、受信器１ ４０２が受信／＼ツファ１５０１およびトランク・テスト・／＼ツファ１５０２ ’ｒ読み出すことを許容するのに使用される。ケージはケーブル２７２０’を通 し、メモリ・インタフェース２７０２を介してメモリ１４０１中に書き適寸れる 。メモリ・ロケーションはアドレス・ケーブル３００６’に介して指定される。

このアドレスは夫々のポインタ３００１．３００２または３００３のＤｏ導線か らＯＲケート３０１５およびＡＮＤケート３０１１に通して受信される。ＡＮＤ ケート３００９〜３０１１はケーブル３００４〜３００６を介してメモリ１４０ １にケージ、書き込みインディケージある。出力インタフェース２７０３、人力 インタフェース２７１３および送信インタフェース２７１１ｉ、Ｊ：受信インタ フェース２７０１と設計が炉似している。

交換機インタフェース１４１８は第３１図に更（（詳細に示されている。この回 路はトランク・コントローラ１３１と交換網１１６の間のインタフェースである 。その主たる機能はトランク・コントローラと中央プロセッサ１１５の間の保守 読み出し／筈き込み機能を提供することである。これら保守機能は保守読み出し および書き込みパケットを介し７て障害検出回路３１０８により提供される。保 守情報は保守読み出しおよび保守書き込みパケットヲ介して交換機インタフェー ス１４１８と中央プロセッサの間で送信される。パケットは導線１３２を介して 入力ｒｉｌｌ餌ｊ装置３１０７に送１色される。入力制御装置３１０７はパケッ トの制御フィールド’　ｋ　Ｍｗんで該パケットが保守パケットであるか否かを 決定する。パケットが保守パケットでないと、該パケットは入力回路１４０６に シフトキれる。パケットが保守パケットであると、該パケットは保守制御装で、 ３１０２にシフトされる。

保守制御ｊ装置７１′、　３１０２は到来パケットの制御フィールド全読み、該 パケットか保守読み出しパケットであるか保（゛工′書き込みパケットであるか を判定−する。保守書き込みパケットであると、パケットからの情報ハレ／スタ ３１０３　Ｋ−辿して保守し／メタ３１０１Ｖこ加えられる。

この（Ｔ作ｔｄ、保守制御挟置３１０２により制御される。次Ｖこ保守情報にレ ジスタ３１０３に返送され、情報か保守レジスタ３１０１中に正しく古き込み、 記憶されたことを検証するチェックとして中央プロセッサに返送される。

パケットが保守読み出しパケットであると、保守レジスタ３１０１中に記憶され た惰゛叩はレジスタ３１０３中に読み適寸れ、次いで中央プロセッサに送信され る。パケットが中央プロセッサに返送される前に、パケットの発信および着信フ ィールドは交換されねばならず、ＣＲＣコートも再計算されねはならない。これ ら機能はパケット・リフオーマツタ３１０４により実行される。

他の保守機能は障害検出回路３１０８およびケーブル３１１０〜３１１３により 実行される。ケーブル３１１０〜３１１３は受信器１４０２、送ｆｇ器１４０３ 、入力回路１４０５および出力回路１４０５　Ｉｆ（夫々接続きれている。これ らケーブルはメモリ・エラーまたは誤って受゛信されたパケットの如き障害を障 害検出回路３１０８に送信する。

入力回路１４０６汀第３２図に計卸１に示されでいる。

この回路は交換機インタフェース１４１８を介して交換網１１６から交換機パケ ットを受イｊ−＜　Ｌ　’を該パケットをメモリ１４０１の通尚な部分にλ）き 込む。入力回路１４０６（ｄパケット・リフオーマツタ３２０１および直並列変 換器３２０２より成る。到来パケット月、導線３２０４　、、、ｌ−のデータ存 在インテイケーションと共に導１ｉｉＩｉ＋　３２０３により交換機インタフェ ース丁４１８から受信きれる。パケット・リフオーマツタ３２０１ｉは到来パケ ットのＭｉ制御）イールドを読んでパケットの型を決定する。該パケットが書き 込みパケットであると、そのことが導線３２１２上の信号により示される。パケ ットがテスト・バケツ、トであると、そのことが導線３２１０上の信号により示 される。パケット・リフオーマツタ３２０１はまたメモリ書き込みパケットのパ ケット長およびＣＲＣフィールドを更新する。パケットのりフォーマットの完了 後、パケットは直並列変換器３２０２に加えられる。直並列変換器３２０２はこ の到来直列流をバイトに変換し、これらバイトのメモリへの転送を制御する。通 常のデータ・パケットの場合、データは導線２７４５上の信号を介して送信バッ ファ１５０３中に書き込まれる。テスト・パケットの場合°、データは導線２７ ４６上の信号を介して交換機テスト・バッファ１５０４中に書き込まれる。メモ リ書き込みパケットの場合、データはパケットそれ自身により指定されたメモリ のロケーション中に書き込まれる。導線２７４７〜２７５２および導線２７６５ は２つの一部ポインタの曹き込みおよびセット’を制御する。一時ポインタ１は 誤シが発見されたパケットを無効にするのに使用でれ、一時ポインタ２けメモリ 書き込みパケットのデータ部分を指定されたメモリ・ロケーション中に書き込む のに使用される。

パケット・リフオーマツタ３２０１は第３３図に詳細に示されている。パケット ・リフオーマツタ３２０１は二重化されたＣＲＣ回路３３０１および３３０３、 二重化されたパケット・リフオーマット回路３３０２および３３０４および比較 器３３０５を含んでいる。二重化回路が必要なのはＣＲＣコートがりフォーマッ ト操作を行っている期間中誤りを検出できないからである。到来パケットは導線 ３２０３ｉ介してパケット・リフオーマツタ３２０１によって受信される。ＣＲ Ｃ回路３３０１および３３０３に到来パケットのＣＲＣフィールドをチェックす る。両方のＣＲＣ回路が誤りを検出すると、ＡＮＤゲート３３０６によりパケッ トが誤って受信されたことを示す信号が発生され、導線３２０６’（ｉ＝介して 交換機インタフェースに送信される。更に誤って受信されたパケットは導線３２ １１上に信号を加える。この信号は直並列変換器３２０２にパケットを放棄させ る。誤りの検出されなかったパケットは次にパケット・リフオーマット回路３３ ０２および３３０４によりリフオーマットされる。このリフオーマット過程は制 御、パケット長およびＣＲＣフィールドの更新を含んでいる。パケット・リフオ ーマット回路３３０２および３３０４により実行されるリフオーマットにおいて 不一致が生じると、この不一致は比較器３３０５により検出される。この不一致 は比較器３３０５をして障害インデイケーション全導線３２０５を介して交換機 インタフェース１４１８に送信きせる。

パケット・リフオーマット回路３３０２は第３４図に詳細に示されている。パケ ット・リーフオーマット回路３３０２はフォーマット制御装置３４０１、フォー マット長回路３４０２およびフォーマットＣＲＣ回路３４０３を含んでいる。パ ケット・リフオーマット回路３３０２はメモリ書き込みパケットの制御、パケッ ト長寂よびＣＲＣフィールドのみを更新し、その他のパゲットハ変更を加えるこ となく通過させる。フォーマット制御装置３４０１な導線３３０７を介してＣＲ Ｃ回路３３０１からパケットを受信する。信号はデータが２ｊｉ′線３３０７− ヒに存在することを示−ｆために導線３３０８上に加、えられる。このデータ存 在（８号な導線３４０５’（ｒ介してフォーマット・パケット長回路３４０２ｆ ／こ、そして導線３４０８を介してフォーマットＣＲＣ回路３４０３に加えられ る。

フォーマット市制御装置３４０１は到来パケットの制御フィールド全調へる。こ のフィールドが（メモリ書す込みパケットであることを示す）＼＼４　ＪＩ　で あると、フォーマット市１」御−装置３４０１Ｃ↓専勝３２１２−トに１苫月を 加え、フォーマット・パケット長回路３４０２およびＣＲＣ回路３４０３を活性 化する。到来パケットがメモリ＠き込みパケットてないと、フォーマット制御装 置３４０１　（ｒＪパケゲッをシフトする。パケットがテスト・パケットである と、フォーマット制御装置３４０１は導線３２１０ｖｃ１ｇ号を刃口え、その結 果パケットは交換機テスト・１１ツフア１５０４中に書き込でれる。フォーマッ ト制御装置３４０１がメモリ書き込みパケットを受イ言すると、フォーマット・ バケ゛ント艮回路３４０２は導線３２１２からのメモリ書き込みパケット（８号 に応動してパケット長フィールド（（一定長を挿入し、ＣＲＣ回路３４０３は新 もしいＣＲＣを計算する。一定長！ｉ／Ｚゲット長フィ一フイールド込まれる。

何故ならば交換機テスト・／＜ソファ１５０４中に書き適寸れたメモリ書き込み ／＜ゲットはデータを有しておらずパケット・ヘッダ・フィールドのみを含んで おり、従って回じ長さだからである。リフオーマットされたパケットは次に導線 ３２０８を介して直並列変換器３２０２に送出される。

フォーマット制御装置３４０１が第３５図に詳細に示されている。フォーマット ｉｌｉ制御装置３４０１は到来／＜ゲットの制御フィールトラ読む。到来パケッ トがメモリ書き込みパケットであると、信号が導線３２１２上に加えられる。到 来パケットが辿′帛のデータ・パケット以外のものであると、信号が導線３２１ ０−、Ｌｉて加えられる。／くゲットは導線３３０７に加えられ、システム・ク ロック１６１からのψクロック速度Ｙレンスタ３５０１全通して３５０２中にシ フトされる。これによりレジスタ３５０１中に制御フィールドが捕捉される。そ れと同時に、データ存在信号はレジスタ３５０３中にシフト・インされる。

パケットの４８ヒツトがレジスタ３５０１および３５０２中にシフト・インされ ると、レジスタ３５０１は制御フィールド（ヒツト４０〜４８）を含むことにな る。制御フィールド中の値は導線３５１０を介して比較器３５０４および３５０ ５に送信される・。比較器３５０４才・よび３５０５は制御フィールドを読んで パケットの型を決定する。制御フィールドが（メモリ書き込みパケットであるこ とを示す）λ＼４　ｔｒであると、比較器３５０４が動作し、ＡＮＤゲート３５ ０８および３５１０を介して導線３２１２に信号を加える。制御フィールドがＬ （Ｑ　ＩＩ　に等しくないと、比較器３５０５が動作し、ＡＮＤケート３５０９ を介して導線３２１０に信号を加える。フリップ・フロップ３５０６および３５ ０７Ｕデ一タ信号およびデータ存在信号がψ速度で移動することを保証する。

フォーマット・パケット長回路３４０２が第３６図に詳細に示されている。フォ ーマット・パケット長回路３４０２はメモリ書き込みパケットのパケット長フィ ールド中に一定長を加える。その他のパゲットハすべて例らの作用も受けずに通 過する。到来データおよびテ′−タ存在信号は導ｉ３４０４および３４０５に到 来する。到来パケットがメモリ書き込みパケットてないと、データはフリップ・ フロップ３６０１、ケート３６０８および３６０９、およびフリップ・フロップ ３６０７を通過する。データ存在信号はフリップ・フロップ３６０２および３６ １１に通してシフトされる。すべてのフリップ・フロップはシステム・クロック １６１の制御の下でψクロック速度で動作する。到来パケットがメモリ書き込み このメモリ書き込み信号は７リツプ・７０ツブ３６０５をセットする。フリップ ・７０ツブ３６０５がセットされ、パケットの最初のヒツトが７リツプ・７０ツ ブ３６０１中にシフトされるとき、フリップ・７０ツブ３６０４はセットされ、 定数へ１８〃がシフト・レジスタ３６０６からＡＮＤケート３６１０およびＯＲ ゲート３６０９全通してパケットのパケット長フィールド中にシフト・インされ る。それと同時に、カウンタ３６０３がエネイブルされる。カウンタ３６０３が ｔｔ　７　ｒｒ　に達すると、フリップ・７０ツブ３ｆｌｌ）４Ｕリセツトされ 、シフト・レジスタ３６０６Ｆｆｆシフトを停止する。パケットの残りの部分は 次にＡＮＤケート３６０８およびＯＲゲート３６０９全通してシフトされる。

フォーマットＣＲ６回路が第３７図に詳＃Ｉに示されている。フォーマットＣＲ ６回路３４０３はメモリ書き込みパケットのＣＲＣフィールドを再計算する。す べての他のパケットは何らの作用も受けずに通過する。導層３４０８上の到来デ ータ存在信号は制御装置３７０４をしてカウンタ３７０３ｋｔ占性化させる。カ ウンタ３７０３は到来パケットのヒツトが導線３４０７上に現れ、フリップ・７ ０ツブ３７０１、データ・セレクタ３７０６およびフリップ・フロップ３７０７ を通過するとき計数を行う。データが該回路を通過するとき、該データは捷たＣ ＲＣ回路３７０５　（これは耕らしいＣＲＣを計算する）に送信される。カウン タ３７０３が１２８に達すると、制御装置３７０４を信号を加え、ＣＲＣ回路３ ７０５をディスエイフルする。これはパケットの最初の１２８ビツトがパケット ・ヘッダを含んでおり、ＣＲ６回路が計算しなけれはならないパケットの唯一の 部分がこのパケット・ヘラつてあるためである。ヒツト１２８の後のパケットの 残りの部分はデータを含んでいる。このデータはメモリ中に書き込ｔ　ｆｌ−、 パケットが送信されるときにｒまパケット中に（ｌ′ｉ現れない。このようにデ ータは論理ホ羽訳チーフル１５０５中に裕き込まれるのでＣＲＣフィールトハパ ケットのデータ部分（（対してｔｔｓ＝を算されない。

パケットの終りがデータ・セレクタ３７０６から出て行くとき、ｍ制御装置３７ ０４ば再計算されたＣＲＣフィールドをデータ・セレクタ３７０６に通してパケ ットの終りにシフトして付加する。

直並列変換器３２０２は第３８図（４ｃ詳細に示されている。直並列変換器３２ ０２はバッファ３８０１およびアドレス制御インタフェース３８０２をきんでい る。バッファ３８０１は導線３２０８上の到来直列情報を受信し、該惰ｗをハイ ドに変換し、該ハイドをケーフル２７４４を介してアドレス制御装置１４０４に 送信する。アドレス制御インクフェース３８０２はアドレス制御装置１４０４に 対し信号を送り、メモリ１４０１中のどこにデータを書き込むべきかを知らせる 。この信号は４線２７４５〜２７５２および４線２７６５を介して加えられる。

バッファ３８０１が第３９図に詳細に示されている。

バッファ３８０１は到来直列データをハイドに形成する。

更に、該バッファ３８０１ｉ−ｉｃＲｃフイールドがバッファに入ったとき１ト レス制御インタフエース３８０２に信号を加える。これはメモリ居き込みパケッ トにあってはアドレス制御インタフェース３８０２がＣＲＣフィールドを交換機 テスト・バッファ１５０４中に四き込み、パケットのデータ部分を異なるメモリ ・ロケーション中に番き込むために必要である。到来データおよびデータ存在信 号は導線３２０８および３２０９上に現れ、レジスタ３９０１．−よび３９０２ 中にシフト・インされる。

レジスタ３９０３中にハイドが組立てられると、該ハイドはレジスタ３９０４中 にロートきれ、ケーフル２７４４を介してアドレス制御装置１４０４に送信され る。導線３８０５上の信号はアドレス制御インタフェース３８０２に対しＣＲＣ フィールドの込信準１Ｍ■が出来ｌこことを知らせる。先に指摘した相異点を除 き、バッファ３８０１の動作はバッファ２４０１の動作と類似している。

アドレス制御インタフェース３８０２が第４０図に、示でれている。アドレス制 Ｎｌインタフェース３８０２ｒｉ第６図に示すのと類似のパケットのメモリ１４ ０１中への舌き込みを許容する。パケットはデータ、メモリ読み出し、あるいは 交換機テスト・パケットのいずれであっても」二い。データ・パケットの１易合 、該パケ゛ントはメモリ１４０１中の送信バッファ１５０３中に書き適寸れる。

最初のハイドがバッファ３８０１中に入るとＮ　４Ｗ３８０４上に信号が加えら れる。この信号によりｉｉｉ制御装置４０２８は専踪４０３０−ヒに信号を加え る。この信号はフリップ・フロップ４０１３をセットし、ＡＮＤゲート４０１２ の出力にゝ１　ｒｒ　を加える。制御装置４０２８は次に導線４０３５上に信号 を加える。これはバッファ書き込みコマンドである。データ・パケットの場合、 データは送信バッファ１５０３中に書き込まれる。何故ならば導線４０３５上の 信号はＡＮＤケート４０１６を作動させ、それによってＡ　Ｎ’Ｄヶーｈ４０１ ７も作動する。ＡＮ’Ｄケート４０１７が作動すると、導線２７４５上に信号が 加えられる。この信号はアドレス制＠装置１４０４に加えられ、それによってバ ッファ３８０１中に含ｌれているハイドａメモリ１４０１中の送信バッファ１５ ０３中に誉き込まれる。この操作はパケット全体がバッファ３８０１から読み出 され、送信バッファ１５０３中に書き込唸れるまで継続烙れる。各ハイドがバッ ファ３８０１から送信バッファ１５０３中に転送された後、制御装置４０２８は 確認信号を導線３８０３を介してバッファ３８０１に送信する。テスト・パケッ トに対する操作は、該パケットが送信バッファ１５０３でなく交換機テスト・バ ッファ１５０４中に書き込まれる点を除いて、データ・パケットに対する場合と 同様である。これに導線３２１０上のテスト・パケット信号がフリップ・７０ツ ブ４００５’にセットすることにより実行される。フリップ・フロップ４００５ がセットされると、ＡＮＤゲート４０１７〜４０２１はディスエイプルされ、Ａ ＮＤゲート４０２３〜４０２７ｉｑエネイブルされる。これによシ交換機テスト ・バッファ１５０４の書き込みが許容され、送信バッファ１５０３の書き込みが 糸上される。メモリ曹き込みパケットはパケット長、着信および発信トランク・ コントローラ、制御、到着時刻、プロセス諒別子、論理アドレス、時刻スタンプ およびＣＲＣフィールドが交換機テスト・バッファ１５０４中に書き込まれるこ と；およびデータ・フィールドがパケットで指定された他のメモリ・ロケーショ ン中に曹き込まれることを要求する。これを実行するため、制御装置４０２Ｂは パケットのほとんどを書き込んでいる期間中交換域テスト・ノ＼ツファ１５０４ の書き込みを活性化する。これによりデータ・フィールドまでの開始フィールド が導線２７４６を介して交換機テスト・バッファ１５０４中に書き込まれる。パ ケットのデータ部分が沓き込ま肚めとき、制御装置４０２８に交換機テスト・バ ッファ１５０４の書き込みをディスエイプルし、一時ポインタ２の曹き込みをエ ネイブルし、パケットのデータ部分を一部ポインタ２が４線２７４７’を介して 示しているメモリのロケーション中に書き込む。データ部分が薔き込まれた後、 制御装置４０２８はＣＲＣフィールドを導線２７４６ｅ介して交換機テスト・バ ッファ１５０４中に薔き込む。

バッファ３８０１中に書き込まれたパケットが誤９を含んでいるか、またはパケ ットが書き込まれているバッファがオーバフィルされると、そのパケットは破莱 されねばならない。誤りを含むパケットは導線３２１１上の信号により示される 。送信バッファ１５０３の過負荷は導線２７４３上の信号により示され、交換機 テスト・バッファ１５０４のオーバロートは導線２７４２上の信号により示され る。パケットｃ＋破棄は曹き込み操作の開始時点において書き込みポインタに等 しくセットされる一部ポインタ１により実行される。誤りが発見されるが、また はバッファがオーバフィルとなると、書き込みポインタは導線２７４８または２ ７６５上の信号を介して一部ポインタに等しくセットされる。これしてより書き 込みポインタがパケットの曹き込みを開始したときに書き込みポインタが位置し ていたロケーションのハック・アップがとられる。次に書き込まれるパケットは 誤りのあるパケットの上に重ね書きされ、それによって誤りのあるパケットは実 効的に無効とされる。この一時ポインタは第３０図に示す受信インタフェース２ ７０１　Ｋ対する一部ポインタと顛似している。書き込みポインタを一部ポイン タ１の値に等しくすることは制御装置４０２８が導線４０３６上に（ｉ号を加え ることにより実行される。この動作は各々の書き込み操作の終了時点て実行され る。

しかし、パケットが放棄されない通常の書き込み操作期間中、導線４０３６Ｊ二 の信号ばＡＮＤケート４０１０の他方の入力がディスエイプルされているので何 も行なわない。放棄信号が受信されると、フリップ・フロップ４０１３は　ｔｓ 　Ｑ　ＩＩ　にリセットされる。これによりＡＮＤケート４０１２はオフとされ 、ＡＮＤケート４０１６のディスエイプルにより送信および交換機テスト・バッ ファの書き込みは共にディスエイプルされる。更にフリップ・７０ツブ４０１３ が１１　Ｑ　ＬＪにリセットされると、ＡＮＤゲート４０１０はエネイブルされ 、これにより書き込みポインタは一部ポインタ１に等しくセットされ、それによ ってパケットは放棄される。

出力回路１４０５は第４１図に更に詳細に示されている。出力回路１４０５ｆｌ テータ・パケット、メモリ読み出しおよび書き込みパケット、ならび；（交換機 テスト・パケットをメモリ１４０１から読み出し、該パケットを交換機インタフ ェース１４１８を介して交換網に送信する。出力回路１４０５は並直列変換器４ １０１およびパケット・リフオーマツタ４１０２に含む。並置・列変換器４１０ １はアドレス制御装置１４０４を介し導線２７３２〜２７３８？使用してメモリ １４０１からデータを読み出す。データは並列に読み出され、グーフル２フ３１ 上に男れる。パケットの型に応じて並直列変換器４１０１は導線２７３２．２７ ３３．２７３５寸たば２７３６上に信号を加え、受信バッファ１５０１祉たは交 換機テスト・バッファ１５０４の読み出しおよび一部ポインタのロートを行う。

データ、メモリ読み出し２または書き込み、および交換愼テスト・パケットに対 する操作は以下で述べる。並直列変換器４１０１がメモリ１４０１を読み出すと き、該変換器はデータを直列に如換し、該直列データをパケット・リフオーマツ タ４１０２に送信する。パケット・リフオーマツタ４１０２は導線４１１５上の パケラトを受信し、パケットのＣＲＣフィールドをチェックし、交換網に向って 出て行くパケット［対する新らしいＣＲＣフイールトヲ計算する。パケットの型 に応じて、出力回路１４０５Ｕまた発信トランク・コントローラ、着信トランク ・コントローラ、パケット長および制御フィールドの如き幾つか、のパケット・ フィールドを更新する。パケットがリフオーマットされた後、交換網インタフェ ース１４１８’に介して導、［４１１７で交換網に伝送される。交換機インタフ ェース１４１８ば導線４１１４上に信号を加えることによりパケットの受信準備 が出来たことを示す。到来パケット中、またはパケット変換期間中に誤りが見出 されると、導線４１１９〜４１２１の内の１本の上に信号が加えられ、交換億イ ンタフェース１４１８に伝送される。

並直列変換器４１０１はアドレス制＠装置１４０４を介してメモリ１４０１への アクセスを許容する制御導線を有している。受信バッファ１５０１へのアクセス は導線２７　ａ　２を介して提供きれる。交換機テスト・／＼ツファ１５０４へ のアクセスは導線２７３３＝に介して提供される。これらアクセス導線は制御の みを提供し、メモリ中に含せれている情報はケーブル２７３１を介して出力回路 １４０５に転送される。メモリ１４０１ヘアクセスするためには導線２７６０上 に信号が存在しなければならない。この信号はアドレス制御装置１４０４中に含 捷れているタイマ２７１４により提供される。出力回路１４０５はまた導線２７ ３４〜２７３７を介して提供される一時ポインタに対する制御導線を含んでいる 。一時ポインタはメモリ読み出しおよびメモリ書き込みパケットにより指定され るメモリ読み出し操作を実行するのに使用さｎる。

パケット・リフオーマツタ４１０２ｉｄ導線４１１５を介して並直列変換器４１ ０１から情報を受信する。該パケット・リフオーマツタ４１０２は該情報を使用 して交換網に送信されるパケット”を組立てる。この回路ｔ／ｉまた到来パケッ トのＣＲＣフイールトヲチェックし、誤りが見出きれると誤りインディケーショ ンを提供する。

出力回路１４０５により提供磨れるパケット変換が第４２．４３．　′ｊ−’よ び４４図に示されている。並直列変換器４１０１に加えられるパケットの構成は 出力回路１４０５に加えられるパケットと同じで′ある。パケット・リフオーマ ツタ４１０２中に加えられるパケットの船狛ユ実際のパケットではなく、実際の パケット変換の中間段階を示すのＶｒＣ１！ｆｉ用される。パケット・リフオー マツタ４１０２から出て米るパケットの構成は出力回路１４０５がら出て行く・ 実際のパケットである。

第４２図はデータ・パケット（＼＼Ｑ　Ｌｒの制御フィールド）が受信バッファ １５０１から読み出されるとき生起するパケット変換を示している。第４２図は 出力回路１４０５がデータ・パケットｋｔｆ、むときパケット中で生じる状態を 示している。パケット４２０１は受信バッファ１５０１から出て行くパケットで ある。並直列変換器−４１０１はアドレス制御装置１４０４から導線２７６０上 の許可信号と、導線２７３８上のデータ存在信号を受信した後、該並直列変換器 は受信バッファ１５０１を読む準備が整う。これは並直列変換器４１０１が受信 バッファ読み出し信号全導線２７３２’に介してアドレスＨ１１］御装置１４０ ４に送信することにより実行される。この信号はアドレス市１］御装＠１４０４ 　’ｒ：してメモリ１４０１中の受信バッファ１５０１を抗み出させ、データを ケーブル２７３１て並直列変換器４１０１に送信させる。このデータは並列に現 れ、直列ヒツト流に変換される。パケットの論理アドレスが読み出されるとき、 鈑アドレスはｗ線２７３５〜２７３７上の信号ケ介して一時ポインタ中にロート される。このアドレスは論理変換チーフル１５０５中の適当な内容にアクセスす るのに使用され、該適当な内容はパケット中に挿入され、並直列変換器４１０１ からパケット・リフオーマツタ４１０２に加えられる。この中間パケットのフォ ーマットが第４２図の４２０２に示されている。

並直列変換器４１０１が受信バッファ１５０１の内容を読み出し、新らしい論理 アドレス全線み出した後、該変換器４１０１は情報をパケット・リフオーマツタ ４１０２に送出する。パケット・リフオーマツタ４１０２は２つの主要機能を実 行する。即ち該リフオーマツタ４１０２２５　は到来情報のあるフィールドの順 序を変更し、発信および着信トランク・コントローラ番号を適当なフィールドに 配置し、論理チャネル翻訳チーフル情報を論理アドレス・フィールド中に加える 。更にパケット・リフオーマツタ４１０２は到来情報のＣＲＣフィールドｔチェ ックし、新らしいパケット長とＣＲＣフィールドを計算する。

その結果実際のパケット４２０３が得られる。

第４３図はメモリ読み出しく　＼＼３１Ｉ　なる制御フィールド）またはメモリ 書き込み（飄＼４　ｎ　なる制御フィール日操作期間中に生じるパケット変換を 示す。この操作は次の述べる点を除いてデータ・パケット（第４２図）の読み出 し操作と類似している。その相異点とはメモリ読み出し、またけメモリ書き込み のとき、データげメモリ読み出しまたけメモリ書き込みパケットで指定されるメ モリ・ロケーションから読み出され、該データは外に出て行くメモリ読み出しま たはメモリ書き込みパケット中に加えられることである。そ扛と同時に、パケッ トの残りの部分は交換機テスト・バッファ１５０４から読み出される。パケット ４３０１　Ｕ交換機テスト・バッファ１５０４中に存在するパケットである。ア ドレス・フィールドはパケット中に加えられるデータのメモリ・ロケーションで ある。計数フィールドは読ｑ出されるバイト数である。

パケットは導線２７３３上の信号の制御の下で交換機テスト・バッファ１５０４ から読み出される。アドレス・フィールド４３０４がバッファから読み出される とき、その値は首だ一時ポインタにセーブされる。これは第１０１ ４２図に対して前述したように導線４２０９ｈよび４２１０上の信号を介して実 行される。計数フィールド４３０５が読み出された後、一時ポインタはメモリ１ ４０１から情報を読み出すのに使用される。この情報は次にデータ・フィールド 中に加えられる。パケット・リフオーマツタ４１０２はパケット長、着信および 発信トランク・コントローラ・フィールドを更新し、新らしいＣＲ，Ｃフィール ドを再計算する。これにより実際のパケット４３ｏ３が形成される。

交換機テスト・パケット（Ａ＼５１１−４たは一＼６〃なる制御フィールド）に 対するパケット変換は第４４図に示されている。交換機テスト・パケット変換の 場合、着信トランク制御フィールドを更新する必要がある。これはトランク制御 １フイールドまたはトランク制御２フイールド中のデータを使用することにより 実行される。第１のホップ交換機テスト・パケット（１＼５〃なる制御フィール ド）に対してはトランク制御１フイールドが使用される。第２のホップ交換機テ スト・パケット（１１６〃なる制御フィールド）に対してはトランク制御２フイ ールドが使用される。

並直列変換器４１０１が第４５図に詳細に示されている。この回路はアドレス制 御インタフェース４５０１およびバッファ４５０２’ｌｚ含んでいる。到来パケ ットはケーブル２７３１を介してアドレス制御インタフェースアドレス制御イン タフェース４５０１は導線２７３８ｈよび２７４０上のデータ存在信号を介して 受信バッファ１５０１または交換機テスト・バッファ１５０斗中のデータの存在 を知らされる。アドレス制御インタフェース４５０１は次にパケットのバッファ ４５０２への転送を制御し、該バッファ４５０２は並直列変換を実行する。

アドレス制御インタフェース４５０１はまた一部ポインタを使用して論理チャネ ル翻訳テーブルの記載事項およびメモリ読み出しならびにメモリ書き込みパケッ トのデータ・フィールドの読み出しを制御する。

アドレス制御インタフェース４５０１は第４６図に詳細に示されている。アドレ ス制御インタフェース４５０１は受信バッファ１５０１または交換機テスト・バ ッファ１５０４からバッファ４５０２中へのパケットの転送を制御する。パケッ トの転送はケーブル２７３１で行なわれる。アドレス制御装置４５０１はまた一 部ポインタを適当にロートするために読み出されているパケットの制御フィール ドをデコートし、何時パケットが全部読み出されるかを決定するために読み出さ れているパケットのパケット長全線み出す。アドレス制御装置１４０４は導線２ ７３８上に信号を加えることにより受信バッファ１５０１中にデータが存在する ことを示す。該制御装置１４０４は捷た導線２７４０上に信号を加えることによ り交換機テスト・バッファ１５０４中にデータが存在することを示す。アドレス 制御インタフェース４．５０１は０３ このデータ存在信号に応動して導線２７３２または２７３３上に信号を加え、受 信バッファ１５０１−ｆたは交換機テスト・バッファ１５０４を適当に読み出す 。更にアドレス制御装置１４０４からのデータ存在信号は制御装置４６０２’ａ −してカウンタ４６０４を始動させる。カウンタ４６０４は各ハイドがケーブル ２７３１から受信されるとき計数を行う。この計数は到来パケットの制御分よび パケット長フィールドが何時ケーブル２７３１上に現われるかを決定するために 必要である。

メモリ読み出し捷たはメモリ書き込みパケット（ｌ＼３　ｎまたはＩＳ　４　／ ７　なる制御フィールド）の読み出しは第４３図のパケット４３０１’に参照す ることにより説明される。

１ｌｉｌ制御装置４６０２は導線２７４０上の室交換機テスト・バッファ（８号 中にデータが存在することを示す信号〃を受匿し、前述の如く交換機テスト・／ ＸＸソファ５０４の読み出しを開始する。パケット長フィールドがケーブル２７ ３１上に現れると、該フィールドばカウンタ４６０３中に詑憶烙れる。カウンタ ４６０３はカウント・タウンを開始し、カウンタ４６０３がＯに達するとパケッ トは完全に読み出されたこと（でなる。制御フィールドがグーフル２フ３１Ｊ二 に現れると、該制御フィールドはテコータ４６０１によりデコートされる。制御 フィールドがデコートされると、該フィールドはスリップ・７０ツブ４６０５、 ＆よび４６０６中に記１訂される。アドレス制御インタフェース４５０１ｉｄ交 換機テスト　バッファ１５０４０４ からのパケットの読み出し’ｔｄ続する。アドレス・フィールドがケーブル２７ ３１上に現れると、このアドレスはｉｌ制御装置４６０２が導線２７３５および ２７３６上に信号を加えることにより一部ポインタ中にロートされる。

計数フィールドがケーブル２７３１上に現れると、該フィールドはカウンタ４− ６０３中にロートきれる。カウンタ４６０３は次にアドレス・フィールドで指定 されたメモリ・ロケーションから読み出されているデータ・バイト数を計数する 。このデータは次にパケットの終りに配置され、中間パケット４３０２が形成さ れる。

バッファ４５０２は第４７図に更に詳細に示されている。バッファ４５０２は実 際の並直列変換を実行する。

ケーブル２７３１上のハイドの存在は導線４５０４上のアドレス市］」岬インタ フェース４５０１からの信号により示される。ロート信号は導線４５０３により 提供される。

この日−ト信号はケーブル２７３１上の最初のハイドを入カレシスタ４７０１中 にロートする。Ｉｌｌ　Ｉ＋装置４７０３は次にバイトをシフト・レジスタ４７ ０２中にロートする。ソフト・レジスタ４７０２．は次にハイドを直列形態で導 線４２１５上にシフト・アウトする。このシフトは導線４７０６上の制菌装置４ ７０３からの信号によシ活性化される。制御装置４７０３はまたカウンタ４７０ ４の計数を開始させる。カウンタ４７０４はヒツトを計数し、ハイドがシフト・ レジスタ４７０２から完全にシフト・アウトきれる時点全指示する。シフト・レ ジスタ１０５ ４７０２の内容が直列にシフト・アウトされている期間中、ケーブル２７３１上 の次のハイドは入カレシスタ４７０１中にロートされる。入カレシスタ４７０１ はシフト・レジスタ４７０２中のデータが完全にシフト・アウトされるまでこの ハイドをバッファ記憶する。シフト・レジスタ４７０２中のデータが完全にシフ ト・アウトされた後、制御装置４７０３はレジスタ４７０１の内容を導線４７０ ５上の信号を介してシフト・し／メタ４フ０２に通過させる。制御装置４７０３ は次にカウンタ４７０４をリセットし、導［４５０５を介して確認信号をアドレ ス制御インタフェース４５０１Ｖこ返送する。バッファ４５０２は導線４１１４ により交換機インタフェース１４１８から連続的なレテイ・インテイケーション を受信している。交換機インタフェース１４１８が過負荷となり、パケットを受 信出来なくなると、該インタフェース１４１８はこのレテイ信号を取除く。この 状態が生じると、レテイ信号が再び現れる捷でデータにシフト・レジスタ４７０ ２からはシフト・アウトされない。

パケット・リフオーマツタ４１０２が第４８図ｖｃ更に詳細に示されている。パ ケット・リフオーマツタ４１０２はパケット・リフオーマット回路４８０１およ び４８０２ならびに比較器４８０３’ｌｒ含んでいる。パケットリフオーマツタ の二重化は前に説明した如く／＼−トウエア障害を検出するために必要である。

リフオーマツチインクにおいて誤りが検出されると、比較器４８０３ｉｄ誤りを 検出し、導線４１２１に信号を加える。この誤り信号は交換機インタフェース１ ４１８を介して中央プロセッサに送信きれる。到来パケットのＣＲＣチェックが 、パケットが誤って受信されたことを示すと、導線４１１９上に信号が加えられ る。論理チャネル翻訳チーフルの内容をチェックした結果誤りが見出されると、 導線４１２ｏ上に信号が刀０えられる。いずれの信号も又換憬インタフェース１ ４１８に送信される。

パケット・リフオーマット回路４８０１は第４９図に更に詳細に示されている。

パケット・リフオーマット回路４８０１ｉ４２つの基本機能を実行する。即ち該 回路４８０１１−を到来パケットのＣＲＣフィールトヲチェックし、誤りの報告 を行い、受信したパケットの型Ｖこ応じであるフィールドのりフォーマットを行 う。誤りばＣＲＣチェック回路４９０５により報告される。該ＣＲＣチェック回 路４９０５は到来パケットのＣＲＣフィールドおよび論理チャネル翻訳チーフル ・エントリのチェック・フィールトラチェックする。到来パケットが誤りを含ん ていると、前述の如く界線４１１９４たは４１２ｏ上の信号を介して報告される 。この操作は受信したパケットの型に関係なく同一である。

パケット・リフオーマット回路４８０１’ｔパケツト４２０２と類似した通常の パケット（制御フィールドは１１　Ｑ　ＬＬ　＋）？取扱う場合に関して述べる 。到来パケットは導線４１１５上のパケット′・リフオーマット回路４８０１０ ７ によって受信され、直列てレジスタ４９０１中にシフトされる。ビットは／ステ ム・クロック１６１の制御の下で連続流としてパケット・リフオーマット回路４ ８０１中を通過する。タイミンク発生器４９０４は各ヒツトがレジスタ４９０１ のどこにいるかヲ退尾する。これにより制御装置４９０３はデータ・セレクタ４ ９０２を介してシフト・レジスタ４９０１中の種々のエリアにアクセスすること が出来、種々のフィールドは適当なりフォーマット回路４９０６〜４９０８また はデコーダ４９０９にシフト・インされる。制御およびＰ’　Ｉ　Ｄフィールド かシフト・レジスタ４９０１の正しい位置にあるとき、制御装置４９０３ばこれ らフィールドをデコーダ４９０９中にシフトする。デコーダ４９０９はこれらフ ィールドをデコートし、デコートで第１た値を制御装置４９０３１τ送侶する。

２５６ヒツトがレジスタ４９０１中にシフトされた後、現在はレジスタ４９０１ 中に記憶されているパケット長フィールドはデータ・セレクタ４９０２により選 択され、導１４９１２を介してデータ・セレクタ４９１０に送信される。この場 合、パケット長フィールドは変化せず、従って直接出力に加えられる。論理チャ ネル翻訳チーフル・エントリ・フィールド中に位置するＤＴＣフィールドＵ次に データ・セレクタ４９０２’（ｌｒ介してレジスタ４９０１からシフト・アウト され、データ・セレクタ４９１０に送信烙れる。次に考堅すべきフィールドｉ’ ｊ：　Ｓ　Ｔ　Ｃフィールドである。このフィールドの値］０８ はフォーマツｈｓＴｃ回路４９０６に加えられる。制御装置４９０３ｉはＳＴＣ 回路４９０６をしてこの値をデータ・セレクタ４９１０中にシフト・インさせる 。制御、到Ｎ時刻、およびパケット識別子フィールドは次にデータ・セレクタ４ ９０２により選択さ才ｔ１制御装置４９０３の制御の下でデータ・セレクタ４９ １０１／Ｃシフトでれる。

新らしい論理アドレスはレジスタ４９０１中に含まれている６曲理チャネル翻訳 テーブル・エントリ・フィールドから除去されねばならない。これを実行するた め、制御装置４９０３Ｕデータ・セレクタ４９０２にこのフィールドを選択させ 、新らしい論理アドレスをデータ・セレクタ４９１０に送信する。各フィールド がデータ・セレクタ４９１０に送信されるとき、制御装置４０９３はデータ・セ レクタ４９１０に（現在パケット全体を構成している）これらフィールドをフォ ーマットＣＲ６回路４９１１に送信させる。フォーマットｃＲｃ回路４９１１は パケットがシフトされているとき新らしいＣＲＣフィールドを再計算する。パケ ット全体がフォーマットＣＲ６回路４９１１を通してシフトされると、フォーマ ットＣＲ６回路４９１１は更新されたフィールドに基づいて新らしいＣＲＣフィ ールドを計算し、新らしいＣＲＣフィールドにパケットの終りに付加する。リフ オーマットされたパケットは次に導線４１１７を介して交換機インタフェース１ ４１８に送信される。制御装置４９０３は導線４１１８上に要求されたデータが 存在することを示１０９ す信号を発生する。

送信器１４０３Ｉ″ｉ第５０図に更に詳細に示されている。

送信器１４０３Ｕアドレス制御疾置１４０４を介してメモリ１４０１からデータ を読み出し、該データをトランク・パケットＶＣｖｍする。該トランク・パケッ トは次のトランク・コントローラまたは終端電話局の東線装置に送信される。送 信器１４０３は並直列変換器５００１、パケット・リフオーマツタ５００２　Ｌ −よびフラグならびにヒツト・スタッフ回路５００３ｅ含んでいる。送信器１４ ０３は導線２７５６および２７５８’＆介してアドレス制御装置１４０４から送 信バッファ中にデータが存在することを示す信号およびトランク・テスト・バッ ファ中にデータが存在することを示す信号を受けする。送信器１４０３が導線２ ７６６上の信号を受信するとき、送信器１４０３は導線２７５４に信号を加える ことによりメモリ１４０１中の送信バッファ１５０３の内容ヲ読み出す。この信 号によりアドレス制御装置１４０４は送信バッファ１５０３からデータを読み出 し、該データをケーブル２７５５を介して送信器１４０３に送出する。同様に、 送信器１４０３は導線２７５３に信号を加えることによりメモリ１４０１中のト ランク・テスト・バッファ１５０２からデータを読み出す。データが送信バッフ ァ１５０３−ｉたけトランク・テスト・バッファ１５０２から読み出された後、 データは並直列変換され、導線５０１３を介してパケット・リフオーマツタ５０ ０２に１１０　特表昭５９−５０１０３５　（３の送出される。パケット・リフ オーマツタ５００２Ｈ導線５０１５上に信号を加えることによりデータ受信の準 備が出来たことを示す。パケット・リフオーマツタ５００２は時刻スタンプ・フ ィール］・を埋め、フロ・−制御のｖＷを表わすため必要に応じてＰＩＤフィー ルドを更新する。

フロー制御情報はケーブル５０１２に介して交換機インクフエ−７，１４１８か ら受信される。更に、パケット・リフオーマツタ５００２Ｈ到来パケツトのＣＲ Ｃフィールｌ”ｋチェックして誤りが無いかどうか脚べ、伺加された情報に基づ いて新しいＣＲＣフィールドを再計算する。

パケット・リフオーマツタ５００２けパケットを導線５０１６を介してフラグお よびヒツト・スタッフ回路５００３に加える。フラグおよびヒツト・スタッフ回 路５００３は外に出て行くパケットの初めと終りにフラグ・パターンを付加し、 ５つの１の系列の後シて０をスタッフする。フラグおよびビット・スタッフ回路 ５００３は次に１．５４４Ｍｂ／ｓ　の速度で導線５０１９’ｅ介してトランク にトランク・パケットを送信する。

パケット・リフオーマツタ５００２は第５１図に更に　゛詳細に示されている。

パケット・リフオーマツ９５００２オ一マツト回路５１０２および５１ｏ５およ び比較器５１０３を含んでいる。この回路は先に説明したようにハードウェア誤 りを検出するべく二重化されたＣＲＣおよびパケット・リフオーマット回路を含 んでいる。誤りが検出されると、導線５０２１に信号が加えられる。

パケット・リフオーマット回路５１０２ｆｌ第５２図に更に詳細に示されている 。この回路は時刻スタンプ・フィールド、Ｐ■ＤフィールドおよびＣＲＣフィー ルドを更新する。フォーマット時刻スタンプ回路５２０１は既に到着時刻フィー ルド中に含まれている到着時刻と、フォーマット時刻スタンプ回路５２０１によ り保持されている現在の時刻の差を計算することによりパケットの時刻スタンプ ・フィールトラ更新する。この計算は受信器１４０２に対する説明のところで述 べた。フォーマット時刻スタンプ回路５２０１はまたパケットからヘツタ情報を 取シ除き、該パケットを交換機パケットからトランク・パケットに変換する。Ｐ ＩＤ回路５２０２は交換機インタフェース１４１８中に保持されている現在のフ ロー制御に基づいてＰＩＤフィールドを更新する。フロー制御情報はケーブル５ ０１２を介してＰＩＤ回路５２０２に加えられる。ＣＲＣ回路５２０３は更新σ れた時刻スタンプおよびＰＩＤフィールド、ならびに他のパケット・フィールド を使用して新らしいＣＲＣフィールドを再計算する。パケット・リフオーマツタ ５２０２がすべての必要なフィールド？更新すると、パケットハフラグおよびビ ット・スタッフ回路５００３に刃口えられる。

フォーマット時刻スタンプ回路５２０１ｉｄｉ５３図に詳細瓦示されている。フ ォーマット時刻スタンプ回路５２０１Ｕ到着時刻フィールドから到来パケットの 到着］１２ 時刻音読み出し、到着時刻と現在○時刻の差を計算し、。

この差を時刻スタンプ・フィールドに加える。フォーマット時刻スタンプ回路５ ２０Ｍ−１また到来パケットからフィールドを除去し、交換嘘パケットからトラ ンク・パケットに変換する。現在の時刻は導線５０１０＞よび５０１１上の外部 タイミンク信号を介して制御されているカウンタ５３０２により保持されている 。厳初のデータ存在信号が導線５１０７で受信されると、該信号は制＠１装置５ ３０３に送信され、該１ｉ１１四ｊ装置５３０３はカウンタ５３０２の内容をシ フト・レジスタ５３０１中に書き込む。導線５１０７上の信号はまた制御装置５ ３０３をしてカウンタ５３１２を始動さぜる。カウンタ５３１２は同時種々のフ ィールドが導線５１０６上に存在するかを決定するためにデータ存在信号が導線 ５１０７により加えられる毎に計数を行う。パケットの到脇時刻フィールドが導 線５１０６上に存在するとき、制御装置５３０３は到着時刻を直列力ｌ］舞器５ ３０４にソフトさせ、それと同時にシフト・レジスタ５３０１中に以前に記１． シされていた現在の時刻は直列加Ｍ器５３０４にシフトさせる。

面外加算器５３０４は現在の時刻を到后時刻フィールドに加算し、その和をシフ ト・レジスタ５３０５に加える。

到着時刻は負の数として符号化されているので、この計トが導線５１０６上に存 在することを示すとき、制御装１１３ 置５３０３は時刻スタンプ・フィールトラ直列加算器５３０６にシフトさせ、そ れと同時に、制御装置５３０３はシフト・レジスタ５３０５の内容を直列加算器 ５３０６に送信させる。直列加算器；１次にこれらの数値を加算しその和を到来 パケットの時刻スタンプ・フィールド中に加え、それによって時刻スタンプ・フ ィールドを更新する。パケットを交換機パケットからトランク・パケットに変換 するためにパケットから取除かねばならないフィールドは次のようにして取除か れる。制御装置５３ｏ３は取り除くべきフィールドが導線５１０６上に存在する ときＡＮＤゲート５３１０上の信号を除去する。これにより取除くべきフィール ドが導線５１０６上に合作するヒツト時間中導線５２０５からデータ存在信号が 取除がれる。このテーク存在信号の除去により以下の１回路はテーク存在信号が 取除かれたヒツト時間期間や導線５２０４上に存在するテークを無視する。

第５４図はシステム・クロック１６１からのクロック速度を示している。Ｗクロ ック速度は到来テークが受信器１４０２に入って来る速度である。ψ速度はテー クが受信器１４０２から出て、トランク・コントローラ１３１中の棟々の回路を 通過し、交換網に送られる速度である３θ速厩はアドレス制御装置１４０４によ りテークがメモリ１４０１とやりとりされる速度である。

前述の実施例は単に本発明の詳細な説明するものであり、当業者にあっては本発 明の精神および範囲を逸脱することなく他の装置を考案し得ることに注意された Ｉ／−１゜符表昭５９−５０１０３５　（３２） （Ｎ　句　偽 特表昭５９−５０１０３５　（３３） ≧０ フの ω曹 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １　各々が論理アドレスを含む複数個のパケットより成る複数個のメツセージを 通信するパケット交換システムにおいて、該システムは： 前記メツセージの内の１つを通信する伝送手段と：前記メツセージの内の前記１ つの第１のパケットの論理アドレスに応動して論理アドレスから物理アドレスへ の翻訳情報を発生する中天プロセッサと：発生された論理アドレスから物理アド レスへの翻訳情報に応動して前記情報を記はする前記伝送手段と関連するメモリ 手段と： 前記メツセージの円の前記１つの前記パケットの内の後続する１つに応動して記 憶された論理アドレスから物理アドレスへの翻訳情報を読み出す手段と、前記論 理アドレスから物理アドレスへの翻訳情報を前記パケットの前記後続する１つに 連結する手段と、該連結された論理アドレスから物理アドレスへの翻訳情報およ び前記パケットの前記後続する１つを送信する手段を含む前記伝送手段と関連す るコントローラ手段と； 前記連結して伝送された論理アドレスから物理アドレスへの翻訳情報と前記パケ ットの前記後続する１つに応動して前記舖理アドレスから物理アドレスへの翻訳 情報おまひ前記パケットの前記後続する１つの交換網を通るルートｋｉｍ定する 交換網とを含むことを特徴とするパケット交換システム。 １６ ２　論理アドレス情報を有する第１の型のパケットと交換機アドレス清報を有す る第２の型のパケットの伝送を行うパケット交換システムにおいて、該システム は交換網と伝送手段を相互接続するインタフェース手段を含み、該インタフェー ス手段は： 前記第１の型のパケットおよび交換機アドレス情報と関連する論理アドレス情報 を記憶するメモリ手段と：前記第１の型のパケットの１つを受信することに応動 して受信したパケットを前記メモリ手段中に記憶させるアト１ノス手段とを含み ： 該アドレス手段は更に前記第１のパケットの内の記憶された１つを読み出す手段 と、前記第１の型のパケットの内の前記１つ中の前記論理アドレス情報に応動し て前記メモリ手段から関連する交換機アドレス情報を読み出す手段を含み： 更に読み出された交換機アドレス情報および前記第１の型のパケットの内の読み 出された１つに応動して前記第２の型のパケットの内の１つ客形成する送信器手 段とを含むことに％徴とするパケット交換システム。 ３　第２項記載の発明において、前記インタフェース手段は四に前記交換網から の前記第２の型のパケットの内の第２のものに応動して前記第２の型のパケット の内の前記第２のものから前記第１の型のパケットの内の第２のものを形成する 受信器手段を含み： 前記アドレス手段は更に前記第１の型のパケットの内１１７ の形成された第２のものに応動して前記メモリ手段中に前記第１の型のパケット の内の前記第２のものを記憶する手段を含み： 前記インタフェース手段は更に前記第１の型のパケットの内の第２のものを記憶 することに応動して前記第１の型のパケットの内の前記第２のものを前記伝送手 段で送信する送信手段金倉むこと全特徴とする発明。 ４　第３項記載の発明において、前記メモリ手段は複数個のメモリ・ロケーショ ンを有するバッファを含み：前記アドレス手段は更にパケットを前記バッファ中 に記憶するためのメモリ・ロケーションが得られるかとうかを決定するため前記 バッファをモニタする手段と、前記第１の型のパケットの内の前記１つを前記バ ッファ中に検出する手段とｋｔみ： インタフェース手段は更に前記伝送手段を介して前記第１の型のパケットの内の 前記１つを受信する受信手段を含み、該受信手段は前記アドレス手段を作動させ て前記第１の型のパケットの内の前記１つを前記バッファの前記ロケーション中 に記憶させる前記モニタ手段により制御されている手段を含んでおり： 前記伝送手段は更に前記第１の型のパケットの内の前記１つを前記バッファから 前記交換網に通信する前記検出手段により制御卸されている出力手段を含むこと を特徴とする発明。 ５　第４項記載の発明において、前記第２の型のパケットの各々は交換機アドレ ス清報を記憶するアドレス・フィールドと前記第２の型のパケットのパケット長 情報を記ｌ言するパケット長フィールドを含んでいることを特徴とする発明。 ６　第５項記載の発明において、前記受信手段は更に：前記第１の型のパケット の前記第１のものに応動して前記第１の型のパケットの内の前記第１のものの中 に含−まれでいるヒツトの数ヲ訓数する手段と、該ｄ」数値に前記第２の型のパ ノＴツ１〜の円の前記第１のものの前記アドレス・フィールドと前記パケット長 フィールドに対する予め定められたヒツト数を加えたものを記憶する手段とを含 むことを４ｙ徴とする発明。 ７　第６項記載の発明において、前記モニタ手段は更に＠記バッファ中への４４ き込みアドレスを発生する第１のカウンタと、前記バッファおよび前記第１およ び前記第２のカウンタを比較する比較手段からの情報を読み出すアドレスを発生 ずる第２のカウンタと、前記バッファ中にメモリ・ロケーションがイ（すられる ことに応動して第１の信号を前記受信手段を送信する手段を含み：前記受信手段 は更に前記第１のＭｊｊのパケットの内の前記第１のものに応動して前記モニタ 手段に第３の信号を送信する手段を含み： 前記演出手段は更に前記第３の信号に応動して第１の状態に活性化される記憶手 段と、第２の信÷じを前記出力手段に送信し、前記第１および第２のカウンタが 等しく１９ ないとき前記バッファからの前記第１の型のパケットの内の前記１つのパケット の前記第２のカウンタによる読み出しを実行させる手段を含むことを特徴とする 発明。 ８、第７項記載の発明において、前記モニタ手段は戻に前記バッファ中の最上位 メモリ・ロケーションのアドレスを示す第３のカウンタと、前記第１および第３ のカウンタを比較する比較器を含み； 該比較器により制御されている前記モニタ手段は前記カウンタが前記第３のカウ ンタに等しくないことを検出して前記ｇ１の信号を撤回させることにより前記バ ッファ中への池のパケットの記憶が阻止されたことを知らせることを特徴とする 発明。 ９　第７項記載の発明において、前記検出手段は更に前記第１のカウンタが前記 第２のカウンタに等しいことに応動して前記記憶手段を第２の状態に活性化して 前記第２の信号の前記出力手段への前記伝送を撤回して前記第１の型のパケット の池の１つが得られなかったことヲ仰らせる手段を含んでいることｋ　＃−ｒ　 畝とする発明。 １０　第９項の発明において、前記アドレス手段は更に第４のカウンタを含み： 前記アドレス手段は更に前記第１の型のパケットの前記第１のものを前記受信手 段中に受信することに応動して前記第４のカウンタを前記第１のカウンタに等し くセットする手段ケ含み： 前記第１のカウンタは前記第１の型のパケットの前記第１のものに応動して前記 メモリ手段をアドレス指定するアドレス指定生することによりＦｒｊＪ記第１の 型のパケットの内の前記第１のものの記憶を制御し、前記受信手段は炉に前記第 １の型のパケットの前記第１のものの中の誤りに応動して前記第１のカウンタを 前記第４のカウンタに等しくセットする手段を含むことを特徴とする特許