JPS59501182A - 高性能多重プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高性能多重プロセッサシステム 発明の背景 本発明は、一般的には、データ処理システムに関し、より詳細には、複数のデー タプロセッサシステムに対する相互接続装置に関する。

ここで使用されているように、［マイクロノロセッサ」回路は、数多くの計算機 の機能を確実にしかも効率的に実行することができる小さな電子的なチップであ る。このようなマイクロプロセッサチップはこの後に記述されるデータプロセ、 すに用いられることかできる。

現在のマイクロプロセ、す回路は、数年前のより大きな計算機よりもよシ迅速に 指定された作業を実行することができるけれども、プロセス制御産業、シミーレ ータ産業および多くの他の産業において、なお多くの性能が必要とされる場合が あることが認識されている。従来は、２個又はより多くのこのようなマイクロプ ロセ、す回路を共に接続することによって必要とされる付加的なデータ処理能力 を提供した。

しかしこのような相互接続されたマイクロプロセッサの数が増大するほどには、 全体の処理能力はそれに比例して増大しなかった。２個のマイクロプロセッサが １個のマイクロプロセッサの２倍の処理能力を与えるのに反して、共に接続され た１０個のマイクロプロセッサは１個のマイクロプロセッサの単に７倍の処理能 力を与えるにすぎない。

このような能力低下を生ずる理由は、通常側々のマイクロプロセッサ回路は相互 にデータを伝達しなければならず、このことをするのに多くの時間が費されるか らである。ある装置においては、マイクロプロセッサは「パス」として知られる 一群の電線を通して情報を送る。しかし制御信号がまずこのパス上で交換されな ければならず、該制御信号によって例工ば、マイクロプロセッサＡがマイクロプ ロセッサＥに対する情報を有し、マイクロプロセッサＥが今や該情報を受信する ための準備をしており、該情報が今やパス中の所定の他の電線上に存在しており 、該情報が受信されたことなどを信号する。このような装置のうちの大部分のも のでは、このような制御信号の交換が、通過されるべき情報の各文字又はコンビ ーータ「ワード」に対して生じなければならない。

他の装置においては、すべてのマイクロプロセッサは、何れかのマイクロプロセ ッサによって必要とされるすべての情報又はデータが配置される共通記憶手段に 共通パスを通してアクセスする。マイクロ３ ゾロセ、すは次いで該記憶装置にデータを書き込んだりデータを読み出したりす るための許可をめる信号をパスを通じて送出する。この過程において、該マイク ロプロセッサはしばしば同時にパスについて（および記憶装置について）の奪い 合いを行ない、そしてし２ばしは複雑な優先権裁定用の機構および回路構成によ り一方のマイクロプロセッサは他方の動作中待機しなければならない。

各マイクロゾロセ、すが共通の記憶装置に加えて所定の量の個々の記憶装置、を 有するような装置を含む多くの他の装置が可能である。このような装置において は、１個のマイク「コプロセッサによってのみ用いられるデータは該マイクロゾ ロセッサに属する個々の記憶装置に保存され、２個又はそれ以上のマイクロゾロ セッサによって必要とされるデータのみが共通の記憶装置に配置される。

しかしながら、このような装置によっても、十分な数のマイクロプロセッサがパ スに付加された時には、いくつかのマイクロプロセッサは共通の記憶装置にアク セスするこ゛とを完全に妨げられるであろう。

このことが起ると、全体の計算機能が完成され得ない。

ｉＣ（７）　ｌａ果は、パスへの、および優先権裁定回路と協力して作動する共 通記憶装置へのアクセスに対する要求が勝手なタイミングで生ずることを困難に する。この勝手なタイミングの要求が決まったス、ケノー−ルの要求に置き控え られ得るような場合には、すべての要求されるアクセスがタイムスロットを規定 するような設計がしばしば設定されそして達成される。

しかしこの装置は、各々のマイクロプロセッサが正確に正しい瞬間にその要求を するようにすべてのマイクロプロセ、すに対するプログラムが作り上げられ、入 念に同期化されることを必要とするであろう。もしこの要求が各プログラムを通 じる散在されるならば、このことはプログラム上に非常に困難な負担を課し、プ ログラムの設計が他の理由によって変化しなければならない時、同期化を維持す ることは困難であり又は不可能である。

この装置の変型では、実質的に何の計算も発生せず共通記１装置との間でのデー タ転送が生ずるような期間によって分離され、すべてのマイクロプロセッサによ る計算が発生するような一連の時間フレームを設定する。このようなシステムは 、周期的なデータ交換と実行される計算とが一貫しているようなプロセスに使用 されることができ、そのような条件はシミーレーション産業又はその池の産業に おいて存在する。

しかしプログラムの変更が生ずる時、特に該プロダラムの変更が共通記憶装置へ の異なったアクセスを必要とする時には、データ交換を実行する種々のマイクロ プロセッサに対するプログラムのすべて又は大部分のものもまた変更されなけれ ばならない。

その理由は、交換スケノ＝−ルの一部分における変更はすべての他の部分に影響 を及ぼすからである。

このことは種々のマイクロゾロセッサに対するプログラムの非常に望ましい特質 、すなわち、他のマイクロプロセッサにおける変更からの独立性を破壊する。

この独立性はこの発明の使用によって回復されることができる。各々のマイクロ プロセッサには個々の記憶装置が準備され、また共通の記憶装置も存在する。し かし、すべてのマイクロプロセッサは共通の記憶装置に直接アクセスせず、これ らのマイクロプロセ、すに対するプログラムはデータ交換に関係する必要がない 。

個別のマイクロプロセッサがデータ交換のすべてを遂行するために専用されてお り、該プロセッサは「データ転送制御装置」と称される。データ転送は特定のデ ータ転送パスを通して発生し、該・ぐスは、これら記１億装置の各々にある第２ ポートすなわち各個ノマイクロゾロセッサが個々の記憶装置にアクセスするため のＩ−トとは別のポートを通して個々の記憶装置につながっている。

この特定のデータ転送パス上でのデータ転送は常に個々の記憶装置から共通の記 憶装置へ向うか又は共通の記憶装置から個々の記憶装置へ向うかの何れかである 。これらの転送はデータ転送制御装置によって開始されそして制御される。

一つの具体例においては、共通の記憶装置は事実上、データ転送制御装置に属す る記憶装置であり、該データ転送制御装置は特定のデータ転送パスにより直接す べての個々の記憶装置にアクセスし、これらの記憶装置の一つから読み出したり 又は別のものに書き込む。該データ転送制御装置が個々の記憶装置の一つからデ ータを読み出すと、該制御装置はそのデータをそれ自身に属する記憶装置、すな わち、実際には共通の記憶装置における既知の場所に配置する。その後、そのデ ータはデータ転送制御装置によって共通の記憶装置から読み出され、一つ又はそ れ以上の蘭々の記憶装置に書き込まれる。

データ転送制御装置はこのデータ転送を決められたタイムスケジュールで指示し 、該タイムスケジーールはデータ転送制御装置を含むすべてのマイクロプロセッ サを規則的な間隔で断続する共通りロック回路によって種々のマイクロプロセ、 すにおけるゾ７ ０ダラムと同期化される。この方法でデータ転送制御装置は、転送が各個のマイ クロプロセッサにおける計算に影響を与えない時刻において転送を開始すること ができる。

他の具体例においては、共通の記憶装置がこれまた特定のデ〜り転送パスに接続 される。この場合にもデータは単に個々の記憶装置の一つから共通の記憶装置へ 又は共通の記憶装置から個々の記憶装置の一つへと転送されるけれども、この場 合には、該転送は直接的メモリアクセス（ＤＭＡ　）回路として当該技術におい て一般に知られているものの制御のもとにブロックの状態で発生する。

この具体例におけるデータ転送制御装置の役割はＤＭＡ回路の計画（５ｅｔｕｐ 　）を実行すること、すなわち（個々の記憶装置と共通の記憶装置との双方にあ る）１ブロツクのデータの最初のアドンスと該データブロックの長さについてＤ ＭＡ回路に指示することである。次いで該データ転送制御装置はＤＭＡ回路にデ ータ転送を始めることを指令する。

双方の場合において、情報がシステム中を移動させられるスケジー−ルはデータ 転送制御装置に対するプログラム中に設定され、該スケジュールは各個のマイク ロプロセッサに対するプログラムの何れにも現われない。データ転送のスケジュ ールにおける変更が要求される場合には、単にデータ転送制御装置におけるプロ グラムが変更される必要があるだけである。

シミーレータ産業およびその他の産業においては、オフラインで動作する、（す なわちここで考慮されているマイクロプロセッサの群の一部として直接に動作し ない）サポートプログラムおよびデータベースを用意することが通例である。こ れらのサポートプログラムとデータベースのあるものにおいては、各個のマイク ロプロセッサにおいて生じたデータ変数および各個のマイクロ１０セ、すによっ て必要、とされるデータ変数についての情報が保存されている。

この情報を伴って、これらのオフラインプログラムは、データ転送制御装置のた めに必要とされる計算機プログラムを実質的に自動的に開発することができる。

各個のマイクロプロセッサにおけるデータ転送を含む如何なるプログラムの変更 もオフラインノテータベースに反映され、そ゛してオフラインのサポートプログ ラムを運転することによって新しいデータ転送プログラムがデータ転送制御装置 のために生ずるであろう。

発明の目的と概要 各個のマイクロプロセッサシステム間の相互通信に対する必要性を最小にするた めに種々の作業を分割し整理することは、いくつかの産業上のプロセスに応用さ れることができるが、シミーレータ産業において任意の現実的な規模として実行 することは困難である。この薇で、例えば航空機のような物理的装置のシミーレ ーヨンは計算同志が強く関係し合うことを必要とし、シミーレータ器具がこのよ うな相互に関係し合った作業活動に応答しうる唯一の手段ハ、別のマイクログロ セ、サシステムによって必要とされるデータを割り当てるために各個のマイクロ グロセ、サンステムの各々にすぐに情報伝達させることである。

したがって、多くの清報交換が望ましく或いは必要とされる多重プロセッサシス テムに対し、データ転送のための計算における速度低下又は遅れを最小値にまで 減少させるような独特の相互接続装置を提供することが本発明の主な目的である 。

また独立して動作する複数のデータプロセッサシステムの間のすべての直接的な 通信を実質的に除去する多重プロセッサ７ステムを提供することもまた本発明の 重要な目的である。

本発明による多重グロセッサシステムは［高性能］システムと呼ばれる。その理 由は、各個のグロセノサンステム間でゆつくシした時間のかかる相互通信を行う 代りに、より多くの時間が計算作業のために自由に使えるからである。したがっ て本発明の原理によって配置されたかかる多重プロセッサシステムは、各々がデ ータプロセッサ手段と記憶手段とを有する複数の独立して動作するデータプロセ ッサシステムを通して、データ処理能力と相互通信システムの融通性とを増加さ せる。

本発明による相互通信システムは、１つの記憶手段から別のデータプロセッサシ ステムによって必要とされるようなデータを抽出することによって、またこのよ うなデータを一時的に「共通」記憶装置に蓄積することによって、更にそれに続 いてその弁−タを他のデータプロセッサシステムの記憶手段に送ることによって 複数のプロセ、す７ステムの各々の間でのデータ転送を制御する。

この目的のために、共通のデータバスは、複数の独立して動作するデータベース 、す／ステムのうちで別の又は他のものに転送されるべきデータを有する複数の データプロセッサシステムの記憶手段を個別のデータ転送制御装置に接続する。

この個別のデータ転送制御装置は、データを必要とする各個のプロセッザンステ ムの間でデータの転送を制御するために共通のデータバスに接続され、それによ って独立して動作するデータプロセッサシステムノ各々の間でのすべての直接的 な情報のやりとりを実質的に除去する。

図面の簡単な説明 本発明の他のそして更に別の目的、特徴および利点は、添付図面を参照したとき 、好適な実施例についての詳細な記述とここに示される請求の範囲の記載とから 更に明瞭となるであ′ろう。

第１図は、本発明の好適な実施例の空間的配置を示すプロ、り図である。

第２図は、本発明の変形を示すブロック図である。

第３図は、本発明の別の変形を示すブロック図である。

現在において好適な実施例 新しい多重ゾロセッサシステムのすべてのものにおいて、種々のゾロセッサシス テムを有効に結合させるだめの多くの手段があるように思われる。このような多 重プロセッサシステムは、独立して作動する、（換言すれば個々の）７Ｊ−タブ ロセノサンステムを２個しか含まないこともあるし、また個々のデータゾロセッ サシステムを３０個又はそれ以上に含むこともある。

各個のデータプロセッサシステムは、それ自身のそれぞれのプログラムおよびデ ータ蓄積装置又は記憶装置とともに独立的に作動することができるけれども、ま たデータ割り当てのために共通の記憶装置又はデータ通路を用いることによって 他のデータプロセッサシステムと相互に接続される。より大きな多重プロセッサ システムは、通常遠く離れた場所に置かれていて通信ネットワークを形成するた めに互いに接続された各個のデータゾロセッサシステムをもつ。

このような既知の多重プロセッサシステムにおいては、データは各個のデータゾ ロセッサシステムの間を連続的に転送されるか、又は各個のデータプロセッサシ ステムが互いに物理的に十分接近しているときには、データは一個又はそれ以上 の並列のデータ通路を用いて分配されることができる。このようなそれぞれの場 合において、データは適当なアドレスと他のデータ識別用の信号とを含む。

これまでに知られているこの種のすべての多重ゾロセッサシステムにおいて、各 １固のデータゾロセッサシステムは、個々のデータのためにまた相互がもつメモ リパンクへのアクセスのために他のデータプロセッサシステムと競合しなければ ならない。このようなシステムにおいては、増加された性能が必要とされる時は いつでも、付加的な個々のデータプロセッサシステムが総体的な多重ノロセッサ システムに付は加えられた。

本発明によれば、各個のデータプロセッサシステムは、如何なる他の各個のデー タゾロセッサシステムの記憶装置にも直接的なアクセスをしないことが企図され ている。本発明の基本原理によって構成され配列された相互通信システムは、あ る１つの１固別的ナデータプロセツサシステムが他の１つの記憶装置に蓄積され たデータにアクセスするために他の何れかのプロセッサシステムと直接競合しな ければならないような必要性を完全に回避する。

意図された動作を実行するために必要とされる特定の数のデータゾロセッサシス テムを決定した特定の状態に対し、本発明は、第１図において符号１０によって 示されるような、データ転送制御装置として作用する、適当なプログラムを有す る更にもう１つのデータプロセッサシステムを用意する。このデータ転送制御装 置１０は専らデータ交換の機能を委ねられる。データ転送制御装置１０は、如何 なるデータでも一時的に蓄積するためにそれ自身に属する個別の記憶装置（メモ リ）１１を有しており、それ故にデータ転送制御装置１０に属する個別の記憶装 置１１は「共通」記憶装置と称されることができる。

第１図に示される特定の多重ゾロセッサシステム中には、独立して動作するいく つかのグロセノサシステム１２．１３・・・１４が接続されており、その各々は それ自身に属する各個の記憶装置（メモリ）１５　、　’１６・・１７をもって いる。各々のゾロセッサシステム１２．１３・・・１４は「第一の」、換言・す れば個々のポート１２ａ、１３ａ・・・１４ａによってそれぞれ個々の記憶装置 １５．１６・・・１７と容易に通信することができるけれども、例えばプロセッ サシステム１２がプロセッサシステム１３の記憶装置１６と通信したり、又はプ ロセッサシステム１４の記憶装置１７すらとも通信したりするだめの設備はない Ｏ 共通のデータバス１８は、個別の「第二の」ポート１８ａ、１８ｂ・・・１８ｎ を通してそれぞれ各個の記憶装置１５．１６・・・１７に接続しているが、この 共通のデータバス１８にこれまた接続される唯一のデータプロセッサシステムは データ転送制御装置１０である。データ転送制御装置１０ば、それ自身に属する 個別の記憶装置１１を含んでおり、Ｉ−ト１０ａと共通のデータバス１８とそれ ぞれ個別の（すなわち「第二の」）ポート１８ａ、１８ｂ・・・１８ｎとを通し て各個の記憶装置］、　５　、１６・・１７のすべてにアクセスし、「共通」記 ・億装置１１に一時的に蓄積するだめのデータを獲得したり或いは「個別の」共 通記憶装置１１から各個の記憶装置１５．１６・・・１７にデータを書き込む。

データ転送制御装置１ｏがそれ白身に属する個別１５ の「共通」記憶装置１１のためにいくつかの動作中の記憶装置から種々のデータ を集めた後、データ転送制御装置１０は次いで共通のデータバス１８を用いて、 それぞれのデータプロセッサシステムに供給するために他の何れかの記憶回路に よって必要とされる該データのすべてを利用できるようにする。したがって本発 明による配置によれば、それぞれのプロセッサシステムの間で直接の通信をする 必要がない。

それぞれのプロセッサシステム１２．１３・１４の各々は、適当なリンケージ１ ９．２０・・・２１を通して、検出され及び／又は制御されるべき特定の予め定 められ予め選択された機能に接続される。各リンケージ１９．２０・・・２１の だめの特定の装置の性質は、各々が接続される特定の機能の形態によって決定さ れる。

データ転送制御装置１０に対する特定のプログラムは、どんなデータが必要とさ れ該データがどこに蓄積されているかを知らせる。明らかにデータは異なるもの でアシ、異なったデータは異なった時間にそれぞれのデータプロセッサシステム の別々のものによって必要とされる。プロセッサシステム１２゜１３・・１４０ １つによってデータがより高速度で発生されるほど、データ転送制御装置１０に よってよ１６１情Ｂａ５９−５０１１８２　（６）り頻繁に拾い上げられ、また よシ頻繁に利用できるようになるように共通のデータバス１８を通して該データ を必要とする他の記憶回路にその速度で転送される。

例えば１秒間に５回生ずる計算は１秒間に５００回生る計算よりも、拾い上げら れるためにより長く待つ。換言すれば、より高速度で発生されるデータは、より 頻繁に拾い上げられる。したがってデータの拾い上げと転送は、本発明の一つの 特徴に＝ると、予め決定されそして（図示されてはいない）符号辞書（Ｓｙｍｂ ｏｌ　Ｄｉｃｔｉｏｎａｒｙ　）と称されるオフラインのデータベース中に置か れるスケソ＝−ルを十分必要とする。

このような符号辞書は、そのデータを受け入れ、スケノー−ルを立て、更にデー タ転送制御装置１０の作動を制御するためのグログラノ、を自動的に発生するオ フラインコンピー−りによって用いられることができる。プログラムの作成は自 動的な手順によるもので、その手段と方法は当該技術においてよく知られている 。

本発明によって相互接続され友装置により以下に示すようないくつかの利点がも たらされる。すなわチ、（１）各個のデータプロセッサシステムはそれ自身に属 する記憶装置とだけ直接に通信し、また（２）　１　・り７ のデータプロセッサシステムと他の１つのデータプロセッサシステムの記憶装置 との間で直接に相互通信することに時間が浪費されない。性能の増加を可能にす る他の利点としては、（３）データ転送制御装置１０がアクセスを必要とする唯 一の記憶場所は、別のプロセッサシステムによって必要とされるようなデータを 含む場所であり、シミーレータの産業分野では該場所はデータ蓄積場所の全数の およそ５チから１０％に限られる。別の利点は、（４）本発明による装置は、そ の情報機能にもとやいて各個のデータプロセッサ７ステムに低い負担しか与えず 、その結果として各データプロセッサシステムにおいてはその全容量により近づ いた状態で自由に動作する。

本発明の装置は、決められたスケノー−ルで動作し決められた速度でデータを交 換するように同期的に動作する。データプロセッサシステム１２．１３・・・１ ４は各自それぞれのデータを獲得した後でのみ動作し始める。

したがって共通のクロック又は周期的な断続がこの同期作動を確保するために必 要とされる。共通のクロック２２が各ノロセ、すに接続されるものとして示され ている。

第２図を参照すると、同じ参照数字が同じ又は類似の構成部分を特定するために 使用される。第２図に示される回路配列が第１図に示される回路配列と相違する 主要な点は、各個の記憶装置１５．１６・・・１７が２つの別個の記憶装置に分 割されており、各記憶装置はそれぞれ第−ｚ−トｉ２ｂと１２Ｃ１１３ｂと１３ ｃおよびｉ　４　ｂと１４ｃを通してそれぞれのデータプロセッサシステムによ ってアクセスすることができるということである。これらの記憶装置は数字］、 　５　Ａ　、　１．５　Ｂ　、　１６　Ａ　、　１６　Ｂ−・・１７Ａおよび１ ７Ｂによって識別されている。

第２図に示される回路配列は、データプロセ、す７ステム１２．１３・１４が、 データ転送制御装置１０によってアクセスすることかないようなそれぞれ個々の 使用のための少くともいくつかの記憶装置を必要とするような装置に用いられる 。このような場合には、他の何れかのデータプロセッサシステム忙よって必要と されるデータは、それぞ、れ第二ボー）１８ａ、１８ｂおよび１８ｎを通しての データ転送制御装置１０によるアクセスのためにそれぞれの記憶装置１５　Ｂ　 、　１．６　Ｂ・・１７Ｂに蓄積される。第１図に示される回路と同様に、第２ 図における回路はそれぞれの構成部分が同期的に作動することを確保するために 共通りロック２２を有する。

第３図を参照すると、読図においても同じ又は類似した構成部分を識別するため に同じ参照数字が用１９ いられる。

この図においては、当該技術においてよく知られているという理由で直接的メモ リアクセス（ＤＭＡ　）という特定もされている適当な装置２３がデータ転送制 御装置１０で制御されるものとして示されており、これによりデータは共通デー タバス１８から個別の「共通」記憶装置１】へとまたその逆へと移動する。デー タ転送制御装置１０は、接続路２４によシ共通データバス１８を通して記憶装置 １５．１６・・・１７と直接「通話」と「質問」をするようにプログラムされる ことができる。

データ転送制御装置１０は接続路２５を用いてＤＭＡ　２３に、（１）記憶装置 の所定の場所にある特定のデータを読み出し始めること、（２）そのデータをパ ス１８を通して転送させること、（３）そのデータの始まりを「共通」記憶装置 における特定の場所に書き込むこと、（４）所定の数のデータ語に対して該書き 込みをし続けることを命令する。或いはまた、同様にして、該ＤＭＡは、「共通 」記憶装置１１から各個の記憶装置１５．、．１６・・・１７にデータを転送す るように命じられることもできる。

第３図に示される個別のＤＭＡ　２３は、第２図と関連しで前述されたような個 別の記憶装置に応用できることもまた企図されている。実際に、第３図に示され るＤＭＡ　２３は、第１図と関連して前述されたようなそれぞれのデータプロセ ッサシステムの各１個の記憶装置の個別の（すなわち「第２の」）ポートにも応 用できる。

本発明は、記憶回路とプロセッサシステムと他の特定された回路要素を用いて記 述されたけれども、本発明の基本思想から離れることなく、ディジタル計算機に おける論理要素を用いることによって、総体的な回路の種々異なった状況に適し たプログラムと共に実施されることができる。プロセッサシステム回路（ｄ、例 えばより新しいミニプロセッサの１つであってもよいし、又はもし希望されるな らばマイクロプロセ、す回路であってもよい。ここに示されている請求の範囲に 規定されている本発明の真の精神と範囲から離れることなく、計算機論理素子と ハードウェアの如同なる数の組合せも可能である。

Claims (1)

【特許請求の範囲】
1. １．　データ処理能力と相互通信システムの弾力性とを増加させる高性能多重プ ロセッサシステムであって、該多重プロセッサシステムは、 独立して動作する複数のプロセッサシステムであって、該複数のプロセッサシス テムの各々がデータゾロセッサ手段と記憶手段とを有するもの、個別記憶手段を 有するデータ転送制御手段、および、 該複数のプロセッサシステムの記憶手段を該デーを具備し、それによシ、転送さ れるすべてのデータは、１つの記憶手段から該個別記憶手段への転送データであ り、また該個別記憶手段から他の１つの記憶手段への転送データであり、すべて のデータ転送は該データ転送制御手段により制御されるようになっている高性能 多重プロセッサシステム。 ２、該データプロセ、す手段の少くともいくつかは第１ポートを通してそれぞれ の記憶手段に接続されておシ、これらそれぞれの記憶手段の各々は該共通パス手 段を通しての該データ転送制御手段によるアクセスのだめの第２ポートを有する 請求の範囲第１項に記載の高性能多重プロセッサシステム。 ３　その転送が該データ転送制御手段によって制御されるデータのみを一時的に 蓄積するように゛接続された共通記憶手段を含む請求の範囲第１項に記載の高性 能多重ノロセッサシステム。 ４、該記憶手段の各々は第１および第２の部分に分割され、その２つの部分は何 れもそれぞれのデータプロセッサ手段によるアクセスのための手段を含み、また １つの部分だけは該共通パス手段を通しての該データ転送制御手段によるアクセ スのために接続されている請求の範囲第１項に記載の高性能多重プロセッサシス テム。 ５　該データプロセッサ手段の各々は第１ポートを通してそれぞれの記憶手段に 接続されており、共通記憶手段は該データ転送制御手段によって制御されるデー タを蓄積するために接続されており、更にそれぞれの記憶手段は第２ポートを有 していて、該第２ポートを通して該共通パス手段が該データ転送制御手段による データへのアクセスのために接続されている請求の範囲第１項に記載の高性能多 重グロセソサシステム。 ６、該記憶手段の各々はその中に蓄積されたデータへのアクセスのために第１お よび第２のポート手段を有し、該データプロセッサ手段は、該ｉ１の＆−ト手段 に接続されておシ、該データ転送制御手段は該共通パス手段を通して該第２のポ ート手段に接続されている請求の範囲第１項に記載の高性能多重プロセッサシス テム。 ７、　該それぞれの記憶手段の各々は第１および第２の部分に分割されており、 該第１のポートは該それぞれのデータプロセッサ手段と該それぞれの記憶手段の 第１の部分との間に接続されており、該第２の？−トは該共通・ぐス手段と該そ れぞれの記憶手段の第２の部分との間に接続されている請求の範囲第２項に記載 の高性能多重７″巨セツサシステム。 ８、　ケ゛−ト手段が該共通パス手段と該共通記憶手段との間に接続されており 、該ケゝ−ト手段を制御するために該ケゞ−ト手段と該データ転送制御手段とを 接続する手段が設けられている請求の範囲第３項に記載の高性能多重プロセ、サ ンステム。 ９、　共通記憶手段と、該共通パス手段と該共通記憶手段との間のデータの転送 を制御するために該データ転送制御手段によって制御されるように接続された直 接的メモリアクセス手段とを有する請求の範囲第４項に記載の高性能多重プロセ ッサシステム。 １０、該記憶手段の各々はその中に蓄積されたデータへのアクセスのために第１ と第２のポート手段を有し、該データプロセッサ手段は該第１のポート手段に接 続されており、該共通パス手段は該第２のポート手段に接続されており、該デー タ転送制御装置を該共通パス手段に接続する手段と、該デー・夕転送制御装置か らの命令に応答して該共通パス手段からデータを受信するように接続されたＤＭ Ａ手段と、該データ転送制御装置からの命令に応答して該ＤＭＡ手段からデータ を受信しまた該ＤＭＡ手段を通して該共通・ぐス手段にデータを送信するように 接続された共通記憶手段と、そして該多重プロセッサシステムの動作が同期的で あることを確保するために接続された共通りロックとを有する請求の範囲第１項 に記載の高性能多重プロセッサシステム。