JPS59501232A - Ｉ／ｏチヤネルバス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は全体としてデータ処理装置に関するものであり、更に詳しくいえば、そ れを介して複数の周辺制御器が全体のシステム内の他の機能ユニットと通信する ようなサブバス装置に関するものである。

発明の背景 典型的なコンピュータ・システムは、そのシステムのために大量の記憶を行い、 システム外部と通信できるようにするいくつかの周辺装＃（今後は「ペリフェラ ル」または「デバイス」としばしば呼ぶことにする）を含む。しかし、ペリフェ ラルは、システム内の他の機能装置の動作より少くとも１桁長い時間尺度で通常 動作する。ペリフェラルの制御器を主システムバスに直接インターフコ−イスす ることが公知のやり方でおるが、そのために各ペリフェラル制御に関連する大量 のオーバーヘッドを通常要する。

したがって、ペリフェラルＮｔ！Ｉ御器をペリフェラルサブハスに結合し、その サブバスと主システムバスの間の通信を制御するために、インテリジェントＩ１ ０チャネル・プロセラ′＋Ｊ（以後［ｘｏｃｐＪと記す）を構成することが公知 のやり方である。用語を簡単にするタメニ、ペリフェラルサブバスのことを単に 「バス」と呼ぶことがしばしばある。バスにおける向きを、１ｏｃｐからの通信 を指す「送信」および「外向き」と、１０ＣＰへの通信を指す「受信」および「 内向きｊのような用語で、ｌ０ＣＰに対して示すことにする。

あるバスが周辺装置の専用にされると、バスリソースを完全に利用し、全てのべ ９ノエラルへの適度なバスアクセスを行うことを許すよう例して、バスリソース を種々のペリフェラルの間に割当てることが主な関心事となる。先行技術はバス リソースを分割するという意図でいくつかのスキー、ムを利用している。最も簡 単な先行技術のスキームは順次割当を行う。その順次割当においては、要求して いる各デバイスにバスの完全な使用が割当てられ、そのバスを次の要求している デバイスに譲る前に、最高バス速度または最高デバイス速度のうちのいずれか遅 い方でのデータ転送を完了することが許てれる。複雑な動作における次のステッ プは特定のデバイスを優先化すること、またはターンアラウンド時間が長い物理 的に長いバスの場合に向きによりバストラヒンクを群にまとめることを含む。よ り高度で精巧な先行技術のシステムは、要求しているデバイスにタイムスロット を割当てる時分割の形態をとる。そのよ５なシステムには、ある与えられたデバ イスがそれの転送を完了しないとしても、そのデバイスがあるタイムスロットの 終りにバスを使用でき々くされ、したがって後のめるタイムスロットで転送を続 行することか必要となる。転送は結局のところ完了されるであろうが、そのよう にバスを使用で＠なくきれるために、実効デバイス装置に不当な制限が課される 。

アドレッシング・スキームはどのようなパヌシステムであっても必要な特徴であ るが、そのようなスキームがバスの経費を不当に増大したり、バス速度を不当に 低下きせることがないようにかなりの注意を払わなければならない。−投に、特 定のデバイスとそのなかの実際のデータ場所との双方を含んでいるデータ宛先の 識別には、アドレスが役割を果す。

最も一般的な先行技術のシステムを１、バスに別のアドレス線を加え、それらに アドレッシング機能を割当てる。そのためにバス媒体の経費が増加する〃二、各 バス動作に対して個々のアドレスを選択するだめの能力が与えられる。

他のシステムはアドレス情報を時分割式にデータバスで送る。このために、デー タ部に余分の負担をかけても全体のバス速度を低下はせないように、広４α囲な 制御を行う必要が通常ある。データバスを時分割することにより課でれる負担を 最少限にする１つの方法は、あるアドレスがめるバスサイクル群ニひとたび割当 てられると、次のサイクルで全転送を終了させることを要求することである。し かし、そのために、長い転送が終了されている間は短い転送を閉め出す傾向があ る。更に、バスよりもデバイスの速度が遅い場合には、バスが自身の（速い）速 度で動作することを阻止される。

別の１組の問題が、バスを双方向で動作させる場合に起る。データバスは、それ らがデータを１つの向きに転送できるか（単信（ｓｌｍｐｌｅｘ））、異なる時 刻に双方向にデータを転送できるか（半重信（ｈａｌｆｄｕｐｌｅｘ　）　）、 または同時に双方向にデータを転送できるか（完全重信（ｆｕｌｌ　ｄｕｐｌｅ ｘ）　）ということで特徴づけられる。真の完全重信動作は、２本の別々のデー タバス（各向きに１本ずつ）によってのみ達成でき、２組の制御線を要する。別 のやり方は、その性質が完全重心に見えるように制御される１本の双方同データ バスを用いるが、異なる方向における多数の交錯した動作（ｍｕｌｔｉｐｌｅ　 １ｎｔｅｒｌｅａｖｅｄ　ｏｐｅｒａｔｉｏｎｓ）を同時に出現式せるようにし て、制御システムがそれらの動作を取り扱うことを要する。しかし、交錯した動 作を行うこの性能を有するバスに対しては、アドレス情報も交錯させる必要があ るために、時分割も次第に複雑となる。

したがって、バスリソースの割当を融通性のある効率のよいものにしようとする と、オーバヘッドが増加するが、それは望ましくないことである。

発明の概要 本発明は、バス媒体と帯域幅の双方を非常に効率良く使用するようにする、非常 に高速の双方向データバスシステムを提供する亀のである。

大ざっばＫいえば、本発明は、論理転送チャネルのシステムを構成するために、 双方向データ線からは別の１組のタグ線を利用するものである。データ流の諸要 求に合致させるために、ｌ０ＣＰにより所属（ａｔｔａｃｈ）　させられ、また は分離（ｄａｔａｃｈ）　することができる比較的少数（たとえば４本）の転送 チャネルが存在する。論理転送チャネルのシステムは、データ速度が高く（長距 離であっても）、かつ誤り検出を良く行う。ある転送チャネルの基本的な機能ハ 、ハスリソースのめる部分を特定のデバイスに一時的に割当てることを可能にし 、それからそのチャネルに委託することにより、そのデバイスのアドレッシング を簡単かつ迅速に行えるようにすることでろる。

ｌ０ＣＰとデバイスの間で転送を行わせるために、Ｘ０ＣＰは転送が持続されて いる間デバイスに転送チャネルを割当てるために「所属」動作をまず行う。

その後で、１００ｐは希望する任意の割当スキームに従って、現在所属させられ ている転送チャネルにバスサイクルを割当てる。その割当ては、ある転送チャネ ルにサイクルを割当ることができる前に、ある転送チャネル上のデバイスがデー タの送信または受信を行う用意ができていること、という制約を受ける。一実施 例においては、全てのデバイスは、複数の転送チャネルに対応する複数の「チャ ネル・レディ」線に接続される。ｌ０ＣＰは、デバイスの直接アドレッシングに より所５属動作を行い、それにチャネル番号を与えで、そのデバイス内の順次ア クセスのためのペースアドレスを設定する。その後で、デバイスは、適切なチャ ネル・レディ紳への送信により、バスサイクルを要求する。ｒｏｃｐは、次のバ ス動作が、要求しているデバイスの転送チャネルに関するデータ転送であろうこ とを意味する、そのチャネルに応答する２進コードをタグ線に置くことにょ９、 応答する。デバイスが、バスデータ速度で、またはバスデータ速度以上のデータ 速度で、動作できる場合に；；、デバイスは常にレディ状態であると仮定できる 。そのようなデバイスに転送チャネルが割当てられると、データの送信または受 信が常に可能であることをｒｏｃｐが知っている限りは、そのデバイスを１チヤ ネル・レディ」線に接続する必要はない。

データ転送は所定数のバス語（たとえば４つの１６ピツト語）の単位（または「 バースト」）で行われる。デバイスの速度とは無関係にそれらの４語を最高バス 速度でバスで転送したり、転送しなかったυできるように、各バスインターフェ イスはそれらの語を順次含む、すなわち受けるだめのステージング領域を含む。

デバイスがそれのステージング・レジスタ内に４語を有し、したがって送信でき るようになっている時、または、それのステージング領域が空であって、受信で さるようになっている時に、デバイスはチャネルレディ線に主張する。

以前のタグによりデータ伝送を行うように定められているバス動作中は、４語が そのバスの最高速度でデバイスへ動かでれ、またはデバイスから動がされる。４ 語データユニットより長いデータ転送は、一連のそのような４サイクルバースト にわたって起る。一般に、他の転送チャネルに、当分の間、４サイクルブロツク を割当てることができる。データ転送が終ると、チャネルは、デバイスから分離 され、他のデバイスが利用できるようにする。

論理転送チャネルのシステムは、バスがそれの最高速度で動作できるようにしな がら、各デバイスが転送中にそれ自身の速度で動作できるようにする。

所属動作中にデータの向きが設定されるから、その向きはｌ０ＣＰのタグの発行 により暗示され、制御オーバヘッドが更に減少することを示す。システムは、チ ャネルタグを任意の順序で与えることができるようにするξとにより簡単な優先 スキームを与え、かつ同じ機構を用いることにより必要な融通性を与え、時分割 を行わせる。転送チャネルを用いることにより、アドレスを交錯（インターリー ブ）はせる複雑なオーバヘッドを要することなしに、多数の同時転送が容易に交 錯式せられる。

したがって、本発明は、全ての制御器により使用式れるタグを有するｒｏｃｐに より開始される同期パイプライン制御シーケンスに従って動作して、次のサイク ルのだめの動作を定める。これは、情報の交換を実行し、その交換の進行をモニ タするために、バス上の「ハンドシェイク」信号の交換に依存する、最も一般的 な非同期型バス構造とは異なる。非同期システムにおいてその一連のハンドシェ イク信号をモニタすることは簡単な作業であるが、そのようなシステムの多くは １つのユニットと複数のユニットを区別できない。というのは、一連のハンドシ ェイク信号がいずれの場合にも正しく現われるからである。

本発明は、ある動作が適正に進行しているかどうかをｌ０ＣＰが決定できるよう にする選択回路を提供するものである。その選択回路は各デバイスにおける信号 源と、ｌ０ＣＰにおけるモニタと、信号源とモニタが結合される共通選択線とを 有する。その信号源はタグ信号とタイミング信号に応答する素子と、選択線に結 合される定電源とを含む。ｌ０ＣＰにおけるモニタは、タグデコーダと電圧基準 を含む。各バストランザクションの始めには、全てのデバイスはタグ情報を調べ て、指定されたタグが個々のデバイスにとって独特のものであるかどうかを決定 する。

あるデバイスが１つだけアドレスでれていることをそのデバイスが決定したとす ると、そのデバイスはそれの電流源の調整を行って選択線を制御する。そのため Ｋある所定量の電流が流され、制御器が選択式れないこと、１つの制御器が選択 されていること、多数の制御器が選択式れていること、という状況をｌ０ＣＰが 識別できるようにする。ｌ０ＣＰがタグをタグ線に出すと、ｌ０ＣＰは選択信号 のための予測でれる応答のパイプラインを維持する。選択線の実際の状態と予測 式れる状態が一致しないことは、選択の誤りを示すものである。

多重選択は、バス上のどのデバイスが選択てれたか、または、どれ位のデバイス が誤って選択されたかについての情報を伝えないから、選択回路は各デバイスに ヒストリィ・シフトレジスタを更に含む。

あるデバイスの電流源をどのように調整するかをそのデバイスが決定する時に、 そのデバイスはこの決定を表すコードをそれのヒストリィ・シフトレジスタにも 置く。ｌ０ＣＰが誤り状態を検出すると、そのｌ０ＣＰは「ロック」タグと呼ば れる広域タグを発生する。ロックタグは、Ｉ　ＯＣＰが誤り源を決定できるよう にするために、全ての制御器にそれらの選択ヒストリィ・レジスタの状態を凍結 させる。ヒストリィ・レジスタがバス上のタグに関するデノ（イスの真の選択ヒ ストリィの反映を再び開始できるように、ヒストリィ・レジスタは、読出式れる と、解除でれる。

本発明の性質と利点を更に理解するために、この明細書の残りの部分と添附図面 を参照する。

第１図はＩ１０チャネルバスを示すコンピュータシステムの全体のブロック図、 第２Ａ図はべりフエラル制御器フロントエンドの一方のブロック図、 第２Ｂ図は制御器フロントエンドをＩ１０チャネルパスに結合するやり方を示す ブロック図、第３図はｌ０ＣＰにおけるクロック信号のタイミング図、 第４図はべりフエラル制御器ボート内のクロック入力回路の略図、 第５図はボートにおけるクロック信号のタイミング図、 第６Ａ図はボート内の入力および出力ステージング回路略図、 第６Ｂ図はボート内の出力回路の略図、第７図はボート内のタグ復号回路の略図 、第８図はレジスタ動作を識別するだめのボート内の回路の略図、 第９図はレジスタ書込み信号のタイミング図、第１０図はボートのアテンション ・レジスタの略図、 略図、 御レジスタとの略図、 第１４図はし・ディパス駆動用のボート内の回路の略図、 第１５図は′選択線駆動用のボート内の回路の略図、第１６図はボートの状態レ ジスタの略図、第１７図は誤り線駆動用のボート内の回路の略図、第１８図はマ スク復号用のボート内の回路の略図、第１９図はボートの端部状態レジスタの略 図、第２０図はボートのラップレジスタの略図、＠２１図はボートのサイド制御 レジスタの略図、＠２２図は拡張されたモード動作を開始させるためのボート内 の回路の略図、 第２３図は制御器フロントエンドにおける２つのボートの間で共用式れるメンテ ナンス制御回路の略図、 第２４図はＳＢＡのブロック図、 第２５Ａ　、　２５Ｂ図はＳＢＡとｌ０ｃＰのＡＬＵとの間の一連の信号を示す タイミング図、 第２６図はＳＢＡ　Ｋおけるクロック分配回路の略図、第２７図はＳＢＡにおけ るクロック信号のタイミング図、 第２８図はＳＢＡサブバス・インターフェイス内のクロック駆動回路の略図、 第２９図はＳＢＡ丈プバス・インターフェイス内のデータおよびタグ出力回路の 略図、 第３０図はＳＢＡサブバスインターフェイス内の入力回路の略図、 第３１図は選択線検出用の５ＢＡ−！７−ブバス・インターフェイス内の回路の 略図である。

好適な実施例の説明 第１図は、本発明を構成できる代表的なコンピユークシステムのブロック図であ る。犬ざつばにいえば、このコンピユークシステムは中央処理装置（ＣＰＵ）１ ０と、サービス・プロセッサ（ＳＶＰ）　１２と、メモリ制御器（ＭＣ）１３　 と、Ｉ１０チャネル・プロセッサ１５とを有する。そｎらの装置の全てはシステ ムパス１７で通信し、パスの割当はパス制御器（ＢＣＵ）１Ｂにより行われる。

ＣＰ［ＪＩ　Ｑはキャッシュ／　ＴＬＢ　（）ランスレージョン・ルック・アサ イド・バッファ）ト演算論理装置（ＡＬＵ　）を含み、浮動小数点加速器（ＦＰ Ａ）とも通信する。サービス・プロセラｖ１２Ｂ’：１７ビユータシステムの初 期設定と再構成を行う。メモリ制御器１３は記憶装置と通信する。ｌ０ＣＰ１５ はキャッシュ／　ＴＬＢ２０と、ＡＬＵ２２と、サブパス・アダプタ（ＳＢＡ） ２３とを含む。

５ＢＡ２３は２つのＩ１０サブバス２５，２７に結合され、それらのサブバスの 一方または両方を介して複数のペリフェラルと通信する。図にはべりフエラル３ ０ａと３０ｂが示されている。それらのペリフェラルは、広い領域にわたって空 間的に分布しているから、サブバス２５　、２７は比較的長く（おそらく５σ（ １５，２ｍ　）または１００’（３０，５ｙｎ　）　）、それぞれの端末器３１ ．３２まで延びる。各ペリフェラルは、デバイス３３（これはテープ駆動装置、 ディスク駆動装置、などである）と、適切なデバイス制御器３４と、１組のデー タおよび制御線３６を介して制御器３４と通信する制御器フロントエンド（時に は［ＣＦＥＪと呼ばれる）とを含む。

この好適な実施例においては、制御器フロントエンド３５は、２つのボート３７ （時にはＡボート、Ｂボートと呼ばれる）を有する。それらのボートはそれぞれ のサブバスに結合する。ペリフェラル３０ａの場合には、ボート３７はサブバス ２５　、２７に結合をれるが、これは必要ではない。これを示すために、ペリフ ェラル３Ｑｂの１つのボートは、サブノくス２５に結合てれ、他のボートは別の Ｉｏｃｐ　（図示せず）からのサブバス２γ′に結合式れている様子が示はれて いる。この好適な実施例においては、与えられたＶ　フバスニは１６個までのボ ートを結合できる。装置の番号を定めることができるように、各ボートにはスイ ッチが設けられる。

第２Ａ図は制御器７０ントエンド３５内の主な部品と通信路を示すブロック図で ある。図にはただ１つのボートが示されている。図かられかるように、各ボート はクロック受信回路と、データ処理回路と、制御回路と、各種のレジスタとを含 む。制御器フロントエンドは、両方のボートに共通の制御回路も含む。制御器フ ロントエンドはＴＴＬロジックで構成される。それら種々の部品の構造と動作は 、種々の回路略図を参照して以下に詳しく説明する。略回路図が多少簡単にされ た形で描かれている。部品番号は短縮された記号で示され、同類の指示記号［７ ４ｓＪを省いたことを示すアポストロフィがつけられている。

また、多くの並列デバイスは単一のデバイスとして示逼れている。

個々のデバイス制御器３４の性質は、それと通信するデバイスまたは複数のデバ イスの性質に依存するが、制御器フロントエンド３５は全てのペリフェラルに対 して同じである。制御器３４は線３６を介して通信する十分な知能および適切な インターフェイス回路を含むと仮定している。

本発明は、サブバス２５　、２７上のパスサイクルが、パスの利用を最適にする ために、デバイスの間に分配するやり方に関するものである。以下の説明のたメ ニ、サブバス２５と２７がほぼ同じであり、更に、与えられた制御器フロントエ ンド３５内の２つのボートを同じものと考えることができる。したがって、以下 に行う説明のほとんどは、制御器フロントエンド３５内の単一サブバスおよび単 一ボートに関してのものである。更に、与えられたサブバスを７ステムバス１Ｔ から区別する必要がある場合を除き、与えられたサブバスのことを単に「バス」 と通常呼ぶことにする。

第２Ｂ図は、信号パスの略図で、この信号パス上で、５ＢＡ２３と制御器フロン トエンド３５との間での、データ、制御信号、および、タイミング信号が通信さ れる。簡単のため、サブバス２５（すなわち、バス２５）と単一のボート３７の みが示されている。

バス２５は、データバス４０と、レディバス４１と、タグパス４２と、選択線４ ３と、割込み線４４と、第１のクロック線４５　（ＴＣＬＫ）と、第２のクロッ ク線４７　（ＲＣＬＩＯと、第１のフレーム線５０（ＴＦＲＭ）と、第２のフレ ーム線（ＲＦＲＭ）と、誤り線５３とを含む。バス２５上の全ての信号（選択を 除く）は、２６Ｓ１０コレクタ開放コレクタ・カッド・バス・トランシーバによ りドライブおよび受けられる。

データバス４０は、１６個のデータビットと２個のパリティビットのだめの線を 含む。ハリティビットは、２つのデータビット群（１つのデータビット群は８個 のデータビットを含む）の各群中の奇数番号のビットを維持するために用いられ る。一般に、データバスのパリティは正しいが、以下に述べるボール・アクティ ビティ・データ応答サイクル中のような、パリティを正しく制御できないような ある種の条件が存在する。

レディバス４１は、４つの論理転送チャネルに対応する４本の線を含む。ブロッ ク転送モードで動作しているデバイスを、４つの転送チャネルのうちの任意の１ つに所属でせることかできる。所属させられているデバイスが連続する４つのサ イクルで４語バーストを転送でさる状態になると、そのデバイスは適切なレディ 線を動作させる。Ｉ　ＯＣＰは要求に応答して適切なタグを発生し、そのバース トのために十分な連続する４つのバスサイクルにその転送チャネルを許す。バス 速度より速くデータを動かすことができるデバイスはレディバス４１を使用する 必要はなく、その代りにｌ０ＣＰによりレディ状態であると仮定できる。

バス４２は、４本のタグ線と、２本のＩ１０状態（工ｏｓ）線と、パリティ線と を含み、バスの動作を定めるために用いられる。タグフィールドハ次ノバスサイ クルを定めるために主として用いられるが、ＩＯＳビットにより定めるように拡 張はれた用途も有する。

選択線４３は、バスサイクルが含まれている任意のユニットにより制御源れ、し たがってユニットが選択されなかったか、１つのユニットが・１択てれたか、ま たは、１つ以上のユニットが選択されたかについての指示を与える。

アクティビティ・ビットがセット−ｇれ、かつ以前に分配されたマスクを基にし て割込みを行うことを許きれている任意のデバイスにより、割込み線４４を駆動 できる。その割込み線はデータ転送（それはレディバス４１の機能である）のた めには用いられず、通信を開始式せるため、すなわち、転送をスタート式せるた めに用いられる。その線の状態は、あるデバイスがサービスを必要としているこ とをＩ　ＯＣＰに知らせる。ｌ０ＣＰは、ポール・アクティビティ・タグを用い てどのデバイスかを決定する。

何かが故障したことをｌ０ＣＰに知らせるたｙ〕に、誤り線５３は、任意の時刻 に任意のデバイスによりドライブされる。あるハードウェアの正しい機能を阻止 するような故障がそのハードウェアに生じたことをある制御器が検出すると、そ の制御器は、誤り線にそのことを常に知らせ、それ自身の状態レジスタに誤り情 報を与える。誤り信号に応答して、ｌ０ＣＰは、各デバイスの状畦レジスタを読 取ることにより、そのパス上のどのデバイスが問題を有するのかを決定できる。

データバス４０は、双方向パスであるから、５ＢＡ２３またけボート３７により ドライブできる。一方、タグバス４２は、８ＢＡ２３によりドライブ嘔れるだけ である。レディバス４１と、選択線４３と、割込み線４４と、誤り線５３とは、 ボートによりドライブでれる。それらの紳は、終端器３１において抵抗終端され る。

ＴＣＬＫ線４５とＴＦＲＭ線５０は、５ＢＡ２３によりドライブされ、終端器３ １まで延びて、そこで抵抗終端でれる。

ＲＣＬＫ線４７は一対のセグメント４７（出）と４７（入）を有する。それらの セグメントは終端器３１に接続てれる。ＲＣＬＫ信号はセグメント４７（出）上 のＳ　ＢＡ２３によりドライブきれ、ＳＢＡから終端器３１へ向って伝播し、そ こで折り返えでれてセグメント４７（入）に沿ってＳ　Ｂ　Ａ　２３″″−同っ て逆向きに伝播する。

セグメント４７（入）は、５ＢＡ２３において抵抗終端される。ボート３７は、 ＲＣＬＫセグメント４７（入）に結合ｃ　ｎるが、セグメント４７（出）には結 合されない。

Ｆｔ１Ｍ線５２は、一対のセグメント５２（出）と５２（入）を同様に有する。

それらのセグメントは終端器３１においてボート３７に接続される。ボート３７ はＲＦＲＭセグメント５２（入）に結合される。

周辺装置の主な機能は、データを動かすことであるから、最も基本的な動作モー ドはブロックデータ転送モードである。交錯している４つのデータ転送（４つの 論理転送チャネルに対応する）は、各サブバスで行われる。あるデバイスへの、 またはあるデバイスからの、データ転送がひとたび開始されると、そのデバイス は適切なレディ線を動作式せて、それがデータの転送を行えるようになっている ことを示す。タフハス４２の状態は、以後のバスサイクルに何を起はせるかを定 めるものとして制御器フロントエンドにより翻訳され、準備が完了しているデバ イスに何時バスサイクルが杆式れるかを知らせる。

バスにおけるデータの転送は、４語単位すなわちバーストで行われる。谷バース トは、４つの連続するバスサイクルの間バスを占有する。システムバス１７が６ ４ビット語を取り扱うのに、サブバスが１６ビツト語を取り扱うということを除 き、上記の数には固有の意味はない。

他の基本モードはレジスタ転送であり、そのモードにおいてはＩ　ＯＣＰはある デバイスのいくつかのレジスタのうちの１つに書込んだり、その１つから読出し たりする。その特定のレジスタの意味については後で説明するが、しばらくは、 それらのレジスタが種々の制御および状態情報を与えることに注意することで十 分である。種々のレジスタの動作は、デバイスに転送チャネルが割当てられる前 に、起らなければならない。

基本的なタイミングおよびＣＦＥクロック受信回路第３図は、５ＢＡ２３　テ発 生てれる信号ＴＦＲＭ、　ＴＣＬＫ。

ＲＦＲＭ　、ＲＣＬＫのタイミング図である。この好適な実施例においては、サ ブバス・サイクルは２５０ｎｓである（比較すれば、システムバス１１は２５ｎ ｓのサイクルで動作する）。

ＴＣＬＫは、連続パルス流であって、前縁部の間隔が２５０ｎｓであり、バスサ イクルと、ｌ０ＣＰからデバイスｉでの転送の時間とを定める。ＴＣＬＫパルス ノ持続時間は１ｏｏｎａである。厳密を期するために、サイクルＮ　、　Ｎ＋１ ．Ｎ＋２．Ｎ＋３で起るデータ転送について考えることにする。ＴＦＲＭパルス は、４ｖイクル転送の最初のサイクルの直前のバスサイクル（Ｎ−１）のＴＣＬ 　Ｋパルスとほぼ一致して、！０Ｏｎ８の開発生てれる。ＲＦＲＭがバスから無 くなるまでは、ＴＦＲＭが再び発生されることはない（新しいバス動作を意味す る）。ＴＣＬＫは、ｌ０ＣＰからデバイスまでの転送時刻まで連続して生ずる。

Ｓ　Ｂｉ２３は、ＴＣＬＫの前縁部においてデータをバス上に置き、ボート・ロ ジックはＴＣＬＫの後縁部（点Ａ、Ｂ、Ｃ，Ｄ　）においてデータをバスに保持 する。ＳＢＡは、１００ｎｓのＴＣＬＫパルス幅をこえである時間（たとえば５ ０ｎ＠）延びるある時間長だけデータをバス上に保つ。

ＲＣＬＫは、デバイスからｌ０ＣＰへの転送時刻まで、ＴＣＬＫと同じ率で連続 して発生される。ＲＣＬＫパルスの前縁部は、ＴＣＬＫパルスの後縁部より１０ ０ｎｓだけ遅れる。ＲＦＲＭは、ＴＦＲＭの発生に続いて、次のＲＣＬＫハルス パルぼ一致して１０’Ｏｎ＋＋の開発生きれる。

（ＴＣＬＫ、ＴＦＲＭ　）と（ＲＣＬＫ、ＲＦＲＭ　）の間の相対的なタイミン グは、バスに沿って分布されているデバイスに対しては異なる。その理由は、信 号ＴＦＲＭとＴＣＬＫはデバイスへ直接与えられるのに、信号ＲＦＲＭ　、　Ｒ ，ＣＬＫは終端器３１において回り道しなければならないからである。更に詳し くいえば、終端器近くに配置はれているデバイスに対しては相対的なタイミング はほぼ図示の通りであるが、ｌ０ＣＰと終端器の間に配置されているデバイスに 対しては相対的な遅れが大きくなるからでめる。ＴＣＬＫの後縁部とＲＣＬＫＯ 前縁部の間の１００ｎｓ　（又はそれ以上）の遅れは、Ｉ　ＯＣＰから最も遠く 離れているデバイスが、データをバスに置くことおよび適切な制御信号を発生す ることを確かめるのに十分な時間をもつのに必要である。ボート・ロジックは、 ＲＦＲＭＯ前縁部（Ａ′点）において最初のデータ語をバスに置き、４番目のＲ ｃＬＫ。

後縁部（ｙ点）から少し遅れて最後のデータ語を除去する。５ＢＡ２３は、ＲＣ ＬＫの後縁部（点にｒ　、　ＨＩＩ　、　Ｃｒ。

ヒ′）においてデータを保持する。

レジスタ転送のタイミングは、たとえばサイクルＮとＮ＋１のような２つのバス サイクルの間データバ２ スを占有するだけであることを除き、データ転送のタイミングにほぼ類似する。

サイクルＮ−１は、タグサイクルである。このタグサイクルは、後続の２つのサ イクルをバス動作の専用とすべきであることを示す。サイクルＮは、ＩＤブイク ルであ。このＩＤサイクル甲は、ユニット番号と、レジスタ番号と、レジスタ転 送の同さとが、データバスに置かれる。

サイクルＮ＋１は、そのサイクル中に、予め識別されているレジスタからブータ ラ読出したり、そのレジスタにデータを書込んだりするサイクルでるる。

いくつかの仮定した構成ｋｍ照して説明したことから、信号ＴＣＬＫ、ＴＦＲＭ 、ＲＣＬＫ、ＲＦＲＭの意味がわかった。

このｕＡｒＡ書の初めの部分で説明したように、ＴＣＬＫｌ（対応する１つのク ロック信号は、信号の伝播時間がバスサイクル時間に匹敵するか、それより長い ように、バス２５が物理的に長いという事実がなければ、データバス４０上にお ける両方向のデータの動きのタイミングをとるのに十分である。第１のクロック ・サイクル中の所定の点においてデバイスがデータをクロックしてそのデバイス のバッファに書込み、次のバスサイクル中の別の所定の点に２いて応答データを バス上に置くという簡単な場合について考えてみる。Ｉ　ＯＣＰは、この応答デ ータを上記の次のパスサイクル中の予定時刻にラッチすることを予想している。

しかし、バスが物理的に長い場合には、応答前の後続するバスサイクル中にデー タがｌ０ＣＰまで逆向きに伝播したことをｌ０ＣＰは知ることができる。各デバ イスはＴＣＬＫに対する所定の時刻（後縁部）にバスデータを保持し、ＲＣＬＫ に対する所定の時刻（前縁部）にそれの応答データをバス上に置くから、ＲＣＬ Ｋ信号はこの問題の一部を解決する。

伝播遅延によってブイクル識別の混乱をひき起す結果となることすらある。１個 以上のクロック信号がＲＣＬＫ線とＴＣＬＫ線の両方を伝っている状況について 考えることにする。バスの遠い方の端部（終端器３１の近く）にあるデバイスに 対しては、Ｔ　ＣＬ　ＫとＲＣＬＫは、ｌ０ＣＰにおける場合と（−丘とんど同 じ位相関派にある。それらの信号はバスに沿う一方向伝播時間７どけ単に遅延さ せられるから、混乱は生じなめ。

しかし、ｌ０ＣＰにより近いデバイスに対しては、ＴＣＬＫが早く現れ、ＲＣＬ Ｋが遅れて現われるくぞの理由は、ＲＣＬＫは回り道せねばならないからである ）。

ＲＣＴ、　Ｋのこの相対的な遅れは、ＲＣＬＫとＴＣＬＫが１サイクル以上のサ イクルによりスキューするようになるまでは、重大な問題とはならない。そうす ると、ＴＣＬＫに続（ＲＣＬＫは、実際には、自回きのＲＣＬＫ線に沿って依然 として進行している以前のサイクルのＲＣＬＫである。この問題は、クロック速 度を低下させることにより、または、各デバイスがバス上におけるそのデバイス の位置を考慮に入れるようカメカニズムを組込むことにより、解決できる。しか し、いずれのやり方も望１しくない。

信号ＴＦＲＭとＲＦＲＭは、上記の望ましく々いやり方を避けるようにして、サ イクルの誤識別問題を解決するものである。上記のように、信号ＴＦＲＭとＲＦ ＲＭは、任意の１つの時刻には１つ以上のフレームがバス上に存在することを阻 止する二うにして制御される可にフレームサイクルを与え４る。そ扛と同時に、 データを動かすために固定クロックサイクルが用いられる。このシステムは完全 に同期した性質のものであって、全てのタイミングおよび基準素子はｌ０ＣＰ） 主クロックに源をおき、したがってその主クロックを基準にしている。これによ り、データがサンプルてれている時、または評価されている時のデータの変イヒ によりひき起されるどのとうな準安定データ状態も阻止することが助けられる。

第４図は、ボート３７内のクロック信器回路５８の略回路図である。ＴＣＬＫ、 　ＴＦＲＭ、　ＲＣＬＫ、　ＲＦＲＩ４が、それぞれ受信器６０へ送られる。受 信器ＴＣＬＫ、　ＦＣＬＫ、　ＲＦＲＭの出力が反転および非反転バッファ６２ を介して送られ、正負の局部信号土ＴＣ，土ＲＣ，土ＲＦを与える。受信器ＴＦ ＲＭ、ＴＣＬＫの出力が、ＡＮＤおよびＮＡＮＤゲート６３へ与えられて、±Ｔ Ｃ信号に一層ｎ密に同期てれた局部信号±ＴＦを与える。ＴＣＬＫ受信器の出力 も遅延回路６５により遅延式せられて、遅延させられた局部クロック信号−ＴＣ Ｄとなる。信号−ＴＦは−ＴＣＤによりゲートされて遅延はせられた局部フレー ム信号上ＴＦＤとなる。第５図は、上記の局部タイミング信号のタイミング図で ある。正の信号と負の信号力玉与えられるとしても、この図には正の信号だけが 示きれている。

データ取り扱い回路の論理略図を示すものである。

この回路は、入力回路８０と、入力データ・ステージング回路８２と、出力デー タ・ステージング回路８５と、出力回路８７とを含む。同き７５：ＩＱＣＰに対 して示てれている一般的な規約とは、「人力−（。

「出力」という呼び方が逆でおることに注意すべきである。以下にもつと詳しく 説明するように、データ転送のために、タグ復号回路が信号−ＸＷ　、　−ＸＲ をデータ転送が、４サイクルの間隔を占める４語）（９３と、）くリテイ線９５ とを含む。他のボートと共用される線には星印（＊）が付けられている。

データ入力回路８０は、受信器１００と、ラッチ１０２と、パリティ・チェック 回路１０３とを含む。ランチ１０２は、内部データ紳１０５　（ＬＤＩＮで示さ れている）上にデータを置くために、＋ＴＣ信号によりＩｌｉ制御される。信号 →−ＴＣの後縁部までランチ１０２は累通しである。その時点でＬＤＩＮ線１０ 線上０５クルカ；持続されている間保持きれる。素通しである力１ら、レジスタ 動作（以下に説明する）のために入来データを制御回路へ送ることができ、それ によりｆｆｌ制御回路にはそのデータを復号するだめの付カロ時間めよ与えらＬ ＤＩＮ　ｌ　１０５　Ｋ結合され、それのデータ出力端子はＸＤＡＴＡ線９０に 結合される。

ミンクをとられる。制御回路はカウンタ１１５を含み、それの出力はレジスタフ ァイル大刀アドレスを制御する。ＬＤＩＮ上のデータは、＋ＴＣの後縁部におい てレジスタファイル内に保持され、カヮン：ｐ？ｉ　−ＴＣＤの後縁において増 加？せられる。カウンタ１１５のリセットと増加はフリップフロップ１１７，１ １８によす制御される。クリップ７０ツブ１１７のデータ入力端子にはタグ復号 回路により発生てれた制御信号−謀が与えられ、そのフリップ７０ツブは−ＴＦ ＤＯ後縁部によってクロックをれる。このようにして、ＴＦＲＭ（実際には−Ｔ ＦＤ　）が適切なタグに組合わされてレジスタファイル１１０のローディングを 有効にし、その間にＴＣＬＫがそのローディングのタイミングを計る。レジスタ ファイルｉ１０がら制御器へのデータの転送は、制御器の制御の下に行われ、そ の制御器にとって適切なシーケンスおよび速度であれば、どのようなシーケンス およびどのような速度でも行われる。そのために、線９３のうち１本がレジスタ ファイル１１Ｑのアワトグット・イネーブルを制御し、アドレス線９２が出方ア ドレスを制御する。

出力データ・ステージング回路８５は４×４レジスタフアイルのアレイ１２０を 含む。それのデータ入力端子はＸＤＡＴＡ　線９０に結合てれ、それのデータ出 方端子は線１２２に結合される。それらの線１２２はＤＯＵＴ。

ＰＯＵＴで示されている。

制御器からレジスタファイル１２０へのデータの転送は、レジスタファイル１１ ０がら制御器へのデータ転送に類似して、制御器により紳９２，９３を介して制 御きれる。

レジスタファイル１２０の出力のアドレッシングは、ＲＣＬＫとＲＦＲＭがら得 た信号により制御でれ、タイミングを計られる。この制御回路は、カウンタ１２ ５を含む。このカウンタ１２５は、＋ＲＣＯ後縁部によす増加（インクリメント ）芒せられる。カウンタ１２５のリセット動作は、ノリツブフロップ１２７によ り制御これる。このフリップフロップに、それのデータ入力端子に制御信号−Ｘ Ｒを受け、→−ＲＦの前縁部によりクロックでれる。同じクロック入力と同じデ ータ人力全受けるフリソフフロン１１２８は、＋ＨＯＬＤ　’Ｍ　号に発生する 。この信号はＲＦの前縁部にょクア丈−トでれ、カウンタ１２５が４＋ｊイクル をカウントしたときに除去される。

線１２２上の出力は、出力回路８７．（＠６Ｂ図に示でれている）へ送られる。

その出方回路は、出力ラッチ１３０とバスドライバ１３２を含む。１組の出力デ ータ線１３３　（ＲＤＡＴＡ　（Ｒデータ）で示されている）が、出力データを ラッテ１３０へ送る。いくつかの制御レジスタ（まとめて１３４で示でれている ）　モＲＤＡＴＡ線１３３に結合でれる。それらのレジスタについては以下に説 明する。その出力の制御とタイミングは、入力ラッチ１０２の直線的な場合より も多少複雑である。更に詳しくいえば、転送中（＋ＨＯＬＤがアサートされてい る）はラッチ１３０は素通し状態のままである。クリップフロップ１３５，１３ １により制御される信号によって、バスドライバ１３２はゲートされる。クリッ プフロップ１３５は、　＋ＲＦの前縁部でゲートさ九４サイクル転送中はドライ バ１３２をイネーブルに保つ。十ＨＯＬＤ信号はフリップ７０ツグ１３γをリセ ット状態に保つが、＋ＨＯＬＤが除去された時は−ＲＣの次の後縁部で７リツプ ７０ツブ１３７をセットできる。そうするとドライバへのゲートが閉じられる。

したがって、＋ＲＣＯ後縁部において（実際にはゲートのある遅延時間だけ遅れ て）最後のデータ語がバスから除去でれる。したがって、僅かに早いＲＣＬＫＯ 後縁部においては、５ＢＡ２３におけるデータは妥当なもの上で簡単に言及した ように、次のサイクルまたはサイクル群において行わせるべきバス活蛎を定める ために、タグバス４２の状態が用いられる。タグの定義と、タグバスの種々の１ ６進状態に対する制御ｉ号ｏ＝ユーモエックスを下の表に示す。

１６進コード　タグの定義　制御信号 ０　動作を行わず １　マスクセント　−８Ｍ ２　マクテイビテイ・ボール　−ＰＯＬＬ３　レジスタ動作　−ＲＥＧＯＰ ４　ロック　−Ｌ　ＯＣＫ ５−Ｂ　割当てられず Ｃ−Ｆ　データ転送　−ＸＲ、−ＸＷ タグビットを制御器がどのようにして使用するかを更に定めるためにＩＯＳビッ トが用いられる。正常動作モードにおいて蝶、両方のＩＯＳビットは零である（ 実際のバス線においては高レベル）。この場合には、上の衣に通常従ってタグフ ィールドが通訳される。ＩＱＳ　ｉは２つの延長を行う。それらの延長において に、タグフィールドは周辺制御器の影響テせられるユニットアドレスを伝える。

制御器フロントエンドの共用筋Ｃているユニット制御レジスタに１込むために１ つの拡張されたモードが用いられ、受信器を可能状態にし、ドライバを禁止する （すなわち、サブバスからボートを「除去させる」）ために他の拡張はれたモー ドが用いられる。拡張てれたモードにνけるタグフィールドは、以後のサイクル で行わせるべきアクティビティをタグが定める正常動作とは異なり、現在のバス サイクル中に起るべきアクティビティを記述する。

第７図は、タグバス４２上に存在するタグとＩＯ３信号とを復号する回路１５０ の略図でめる。この回路は、受信器１５２と、パリティチェック回路１５５ト、 本来の復号回路とを含む。比較器１５７とデコーダ１６０とが、正常モード中に タグ情報を復号し、その結果をフリップフロップ１６５へ送る。フリップ７０ツ ブ１６５は−ＴＦの後縁部でクロッつてれて、先の表に示されている制御信号を 与える。これは、タグ信号を確認するためにＴＦＲＭ信号を用いるやり方を示す ものである。特定のユニットのために拡張されたモードをＩＯ８線が指定するこ とを示す制御信号＋ＯＳＯを比較器１６６は与える。これについては、共用メン テナンス制御器に関連して下で説明する。

レジスタ動作（タグ＝３）は、データバス上の制御情報をボートのレジスタの１ つへ転送したり、その１つのレジスタから転送したりする。あるレジスタ動作は 、タグ発生されるサイクルの直後の２つのバスサイクルを占める。それらのサイ クルには、説明（テフィニション）サイクル、およびレジスタ転送サイクルとい う名称がつけられる。データバスは、ボートのだめのユニット識別フィールドと 、関連するレジスタのだめのレジスタ識別フィールドと、向きフラッグとを説明 サイクル中に伝える。データバスは、レジスタ転送サイクル中にレジスタデータ を伝える。

第８図は、説明サイクル中にバス上に置かれた情報を復号して、実行すべき特定 のレジスタ動作を決定する回路の略図である。この回路は下の表に示すレジスタ にボートからバスへ読出させるように動作できる。下の表にはこの表により発生 される対応する制御信号のニューモニクスも示されている。

レジスタ　制御信号 他をランプ　−ＲＤＷＲＡＰ　、　ＴＨＥＭ自身ヲ自身クランプーＲＤＷＲＡＰ 、ＵＳ種　類　−ＲＤＴＹＰ］１ｍ ポインタ　−ＲＤＰＴＲ 状　態　−ＲＤＥＲＲ 第８図の回路は下記のレジスタにバスからロードさせるようにも動作できる。

レジスタ　制御信号 ＤＭＡアドレスおよび制御　−ＸＬＤＬＯ／−ＸＬＤＨＩアテンション　−ＷＡ ＴＴＮ 端部状態　−ＷＥＳＴＡＴ サイド制御　−ＷＣＴＬ 説明サイクル中は、バス上の全てのデバイスは、データ線を走査して、どのデバ イスがレジスタ動作の対象であるかを決定する。比較器１７０が、データバスの ４ビツトユニツト識別フイールドヲ、スイッチからの４ピツトＵ　Ｎ　Ｉ　Ｔコ ードと比較する。ゲート回路網１７２が、データバス上の向きフラッグを検出し て、以後の（レジスタデータ）サイクル中にあるレジスタをｌ０ＣＰから読出す べきか、またはｌ０ＣＰにより書込むべきかを決定する。それぞれのデコーダ１ ７５　、１８０が、データバス上のレジスタ識別フィールドを検出して、レジス タの読出しと書込みのだめの適切な制御信号を発生する。

レジスタ動作制御信号のタイミングはいくらか説明を要する。第１に、レジスタ 動作中に、すなわちタグサイクル中と、再び説明サイクル中に、　ＴＦＲＭが２ 回アブートされることに注意すべきである。説明サイクル中に、レジスタ読出し を指定するゲート回路網１７２からの信号が、−ＴＦの後縁部でクロックされて 、−ＴＦの次の後縁部まで（すなわち、次の）くス動作まで）動作状態を保つ信 号−Ｈｃ　ｐ、を発生する。

特定のレジスタ読出し制御信号が類似の期間に対してアサートされたままである 。

レジスタ書込み制御信号のだめのタイミングも複雑である。−ＴＦの後縁部で信 号−ＲＧＷがアサートされ、レジスタ転送サイクルのスタートである＋ＴＣの次 の前縁部においてその信号−ＲＧＷはゲート１８２までクロックでれる。ゲート １８２は−ＴＣＤによっても制御されるから、−ＴＣＤの前縁部（５０ｎａ後） にそのゲートの出力は高くなる。これにより、フリップフロップ１８５は、デー タノ々リテイ誤差信号十ＤＰＥをｇ　ｙ　フルＬ、かつ、低レベルをクロックし て−ＴＣの次の後縁部でデコーダ１８０をイネーブルにすることを許される。そ れから特定のレジスタ書込み制御信号がアサートａれ、そのアサートは５０ｎ８ 　後に−’］’ＣＤが除去されるまで継続きれる。第９図はそれらの制御信号の ためのタイミングを示すものである。

ＣＦＥ−レジスタおよびタグの記述 以下に、発生でれるタグと、ｌ０ＣＰと従属ボートとの間で論理転送チャネルを 介する通信を開始および行うためにアクセスされるレジスタとについて説明する 。その説明は制御器フロントエンド内（主として従属ボート内）の回路に関して 行い、ｌ０ＣＰは説明されている動作を行うのに十分な知能を有するものと仮定 する。タグ２よびバス動作の基本的なシーケンスは、下記のように概略できる。

１、ｌ０ＣＰは、レジスタ動作において、アクティブ・チャネル語をボートのア テンション・レジスタへ転送する。アクティブ・チャネル語は、通信を行うべき ことを制御器に指示する情報を運ぶ。

２、制御器は、通信を行わせるべきであることを決定すると、６４ビツトのミニ メツセージを構成し、それを記憶し、そのミニメツセージの１５ビツトアドレス をボートのポインタ・レジスタ内に置く。このために割込みが行われる。「チャ ネル上で受信」または「ファネル上で受信」を指定できるミニメツセージは、メ ツセージ・スペースおよびノ（ソファ長の２４ビツトアドレスを含む。

３、　どのデバイスが割込み線をドライブしているかを決定するために、ｌ０Ｃ Ｐはボールタグを発生する。そのボールタグは広域のチャネル動作を指定する。

そのチャネル動作においては、全ての制御器が同じバスサイクル中に応答して、 アクティビティ状態情報をＩ　ＯＣＰに与える。

４、ｌ０ＣＰは、希望する任意の優先型に従って、ある特定のボートとの通信を 設定するであろうことを決足し、レジスタ動作において、そのボートのポインタ ・レジスタを読出す。これにより割込みが除去される。

５、　ミニメツセージを読取るために、ｌ０ＣＰは、ボートのＤＭＡアドレスと 制御レジスタに書込むことにより、転送チャネルを所属式せる。それを行う間に 、ｌ０ＣＰは転送チャネルＩＤを割当て、転送は、ｌ０ＣＰが以前に読出したア ドレスに２いてスタートして、制御器からポインタ・レジスタまで転送を行うべ きことを指定する。

６、　制御器は、ｌ０ＣＰがＤＭＡアドレス・レジスタにロードしたアドレスに おいてスタートする４語を出力ステージング・レジスタファイル１２０　Ｋロー ドする（すなわち、それはミニメツセージをロードする）。これがひとたび行わ れると、制御器は、所属されている転送チャネルに対応するレディ線をボートに アサートさせる。

７、ｌ０ＣＰは所属されている転送チャネルに対応するデータ転送タグを発生す る。以後の４サイクルの間は、制御器は、データ取り扱い回路に関連する部分に おいて説明したように、レジスタファイル１２０の内容をクロックしてデータバ スに乗せる。

８、　ミニメツセージを受けたｌ０ＣＰは、転送チャネルを分離し、ミニメツセ ージを基にして動作を続ける。

９、　ブロックデータ転送を行うものと仮定すると、ｌ０ＣＰは利用できる転送 チャネルであればどの転送チャネルでも（ミニメツセージ転送のために先に使用 はれた転送チャネルは必ずしもそうではない）所属させる。新しい転送チャネル の所４においては、ミニメツセージにおいて与えられ一〇いるアドレスからスタ ートして、転送を制御器に対して行うべきことを指定する。

１０連信を受けるために、制御器は、入力ステージング・レジスタファイル１１ ０をクリヤし、レディ線をドライブして、通信の４語を４サイクル期間中にバス で転送でさることを示す。

１１、ｌ０ＣＰは、レディ信号に応答して、所属している転送チャネルに対応す るデータ転送タグを出し、以後の４サイクル中にデータの４語（「バースト」と 名づけられる）をバス上に置く。

１２　完全なデータ転送を行わせるためにステップ１０．１１を必要なだけくり 返えす。転送チャネルは所属したままであるが、他のバス動作は４サイクルブロ ツクの間で一般に起る。

１３、全体の転送が終ると、Ｉ　ＯＣＰは終了コードをボートの端部状態レジス タに書込み、転送チャネルの所属を外す。

次に、種々のレジスタと支持回路を、上で概略を述べたシーケンス甲に動作でせ られるために呼出される順序で、説明する。ある状況（ｌ０ＣＰではなくてデバ イスにより転送が開始きれるような状況）の下においては、シーケンスを通るメ ツセージは異なることがらるが、上記のシーケンスは全ての関連する原理を示す 。転送チャネルを所属式せる前に起る事象シーケンスは、−見したところでは、 十分なオーバヘッドを表すように見えるが、１ページのデータは（代表的なシス テムにおいては）８バイト語を２５６語すなわち１０２４バス語を有することを 思い出すべきである。したがって、転送においてとられるで６６つ１０２４パス 丈イクル（２５６バースト）と比較して、セットアンプコストは比較的取るに足 らない。

第１０図はアテンション・レジスタ回路２００の略図である。広くいえば、その 回路はＬＤＩＮ線１０線上０５上タ′を、−ＷＡＴＴＮ信号に応答して、レジス タ・データブイクル甲にｌｉの制御線２０５へ（制御器へ）送る。そのために、 その回路は、クリップフロップ２０７を含み、このクリップフロップのデータ入 力端子がＬＤＩＮ線２０５に結合きれ、データ出力端子が制御線２０５に結合で れる。フリップフロップ２０７は、−ＷＡ　Ｔ　Ｔ　ＮＯ後縁部でクロックされ る。この＝ＷＡＴＴＮ信号はフリップフロップ２０８もセットして、信号ＡＴＴ Ｎ　ＩＮＴ　を制御器へ送らせる。クリップフロップ２０７の出力バッファは、 制御器からの信号ＲＤ　ＡＴＴＮによりイネーブルにきれる。フリップフロップ ２０８は制御器からの信号ＩＮＴ　ＣＬＲによってリセットできる。制御線２０ ５上にクロック芒れるアクティブ・チャネル語の実際の意味は、全体のコンピュ ータシステムのアーキテクチャに関連するもので、本発明の部分ではない。ｌ０ ＣＰが制御器のだめのメツセージ？有し、通信全確立することを望んでいること を表す情報を、アクティブ・チャネル語が含んでいることに注意するだけで十分 である。

第１１図はポインタ・レジスタ回路２１０と、割込み線４４をドライブするだめ の関連する回路２１２との略図である。広くいえば、回路２１０は、−ＲＤＰＴ Ｒノアサーションに応答して制御線２０５上の情報をＲＤＡＴＡ紳１３３へ送り 、割込みドライブ回路２１２ヲ動作させる。この回路はフリップフロップ２１３ ヲ含み、この７リツプフロツプのデータ入力端子は制御線２０５に結合され、デ ータ出力端子はＲＤＡＴＡ線１３３に結合でれる。線２０５上の情報は制御器か らの信号ＬＤＰＴＨによりクロックされるが、フリップフロップ２１３の出力ハ ッ７アが−ＲＤＰＴＲのアブ−ジョンによってイネーブルに嘔れる。制御器によ るＬＤＰＴＨのアサーションは、スリップフロップ２１５のリセットも行って信 号−ＲＫＱＩＮＴを１丈−トする。そのノリツブフロップは、セットされて、− ＲＤＰＴＲのア丈〜ジョンによって−ＲＥＱＩＮＴを除去する。

−ＲＥＱＪＮＴの状態が−ＲＣの後縁部において７リツプ７Ｏング２１７により クコツクされ、ポートのアクテイヒティビントを形成する。そのアクティビティ は、マスク回路（後で説明する）により発生てれた信号−（ＮＴＡ　（割込み許 容）によってゲートされる。割込み信号は、＋ＲＦの前縁部においてフリップフ ロップ２２０によりクロックさ扛、パスドライバ２２２へ還うれる。そのパスド ライバの出方端子は、割込線４４に結合される。

第１２図は、どのデバイスが割込線をドライブするかを決定するためにＩ　ＯＣ Ｐが必要とする情報を与えるアクティビティ・レジスタ回路２３０の略図である 。也のアクティビティ・レジスタは実際に擬似レジスタであって、各ポートは所 定の１本のデータ線だけを制御する。制御される特定のデータ線は、４ビツト・ ユニットコードにより決定される。ユニットコード・は、−アクナ・イ・ビ、テ ィビットがセットてれている限りは、ｎ（６ビツ＋・のうＳちの対応する１つの ビットでアクティブレベルを発生する読出し専用メモリへ、アドレス入力として 与えられる。その読出し専用メモリは、−ＰＯＬＬのアサーションによってイネ ーブルにされる。−ＰＯＬＬは、前記のように、アクティビティ・ボールタグ（ タグ−２）の結果として生ずる。ボールタグは、広域のチャネル動作であって、 全ての制御器のアクティビティピントの状態に従って、それらの制御器のそれぞ れの専用ビットを制御することにより、同じパスブイクル中にそれらの制御器は 応答する。

第１３図は下位ＤＭＡアドレスレジスタ回路２４０と、上位ＤＭＡアドレスおよ び制御レジスタ回路２４２と、共通マルチプレックス回路２４５との略図である 。広くいえば、ＤＭＡ！ｌｉ御およびアドレスレジスタには、２つのレジスタ書 込み動作中にロードでれる。その結果として転送チャネルが所属し、いくつかの 制御信号はもちろんのこと、制御器ハードウェアのための２４ビツトアドレスを 与える。

２つのレジスタ動作のうちの第１のレジスタ動作中に、下位ＤＭＡアドレス情報 がカヮンタアレイ２５０にロードされる。この力９ンタアレイ２５ａのロード入 力は、−ＸＬＤＬＯがアサートされた時に低レベルに式れ、ＬＤＩＮ線１０５は −ＸＬ　Ｄ’Ｌ　Ｏの後縁部桜おいてロード芒れる。−ＸＬＤＬＯの後縁部はロ ード入力を高レベルにもするが、それはフリップ７０ツ１２５２０遅延後のみ（ に行め九ゐ。そ、の後で１、躊制御寺がらの′信号ａ部ＪＢ［’　＋、（力“ワ フ【ト）、のアサーションｌ：・に工９カラ、ン　ト１’６Ｂを増７１０嘔せる 、乞去ができる、。

２つのレジスタ動作のうちの第２の動作中に、上・位アドレス情報の８ビツトが 、少し前に説明したのに類似するやり方でカウンタアレイ２５５にロードされる 。同様に、制御情報の８ビツトがフリップフロップ２５７によりクロックされる （実際には、この実施例においては情報のわずかに５ビツトを必要とする）。そ れらは２ビツト転送チヤネルコードＸＩＤと、タグ復号回路および制御器により 利用される２つの信号ＸＩＮ　、　Ｘ０ＵＴと、転送チャネルがアクティブであ ることを示す信号ＣＨＡＣＴとを含む。−ＷＥＳＴＡＴのアブ−ジョンによって ７リツプフロツプ２５７はリセットされて、他の事柄のうちでＸＩＤとＣＨＡＣ Ｔの零化を行わせる。上位のアドレスおよび制＃情報がロードされた時に制御信 号が発生されるから、下位情報を第１のレジスタ動作においてロードさせ、上位 情報を第２のレジスタ動作中にロードさせることが不可避である。

カウンタ２５０からの１６ビツト出力と、カワｙり２５５からの８ビツト出力は 、マルチプレクサ回路２４５の１組の入力端子へ与えられ、他のボートからの出 力は他の１組の入力端子へ与えられる。したがって、どのボートから制御器が２ ４ビツトアドレス壬、古、る力・澄１、制′＃器、は選択゛で遣る。

転送チャネルがひとたび、所属させられ４．２：、その所属させられたチャネル のＶｒｌＤに対応するレディ線’ｆｉ（’、ｒつアサートするかを、制御器は決 定するっ第１４図は、゛レディバス４１をドライブするための１回路の略図であ る。４つの連続するパスブイタルで適切なステージング・レジスタが４語の送信 ま先社受信を行えるようになったことを確認すると、制御器は信号ＢＲＢＱ　（ バースト要求）をアサートする。制御器は、パスタイミングに関して非同期動作 を行い、パスクロック信号に対する任意の時刻にＢＲＥＱをアサートできる。２ つの７リツプ７０ツブ２田の１，２・６２をリセットするためにＢＲＥＱが送ら れる。フリップ７コツプ２６０がリセットされると、フリップフロップ２６５と ゲート２６７の入力端子へ与えられる信号十ＢＲＤＹの１丈−ジョンを行わせる 。フリップ７コツプ２６５の出力は、ゲート２６７へも送られる。そ・のゲート の出力は、選択器２６８をイネーブルにする。そ・の選択器は、レディパス４１ の適切な線をドライブする信号を与える。それらの信号は、出力フリップフロッ プ２７１Ｊ　ｈレディバス・ドライバ２７２へ送られる。フリップフロップ２６ ５は、　−ＲＣＯ後縁部でクコツクされ、出力フリップ７０ツブ２１０は、＋Ｒ Ｆの前縁部でり。ツクされる。したがって、　−ＲＣ遷移にシいて＋ＢＲＤＹ信 号が不安定であるとしても、スリップ７０ツブ２６５が＋ＲＦの次の前縁部によ り安定にきれるから、ＢＲＤＹが安定するまでレディバス・ドライバはイネーブ ルにされない。同様に、＋　ＢＲＤＹが除去はれると、−ＲＣＯ後縁部まで待つ 必要なしに、レディバスは十ＲＦの次の前縁部でこれを反映する。

ドライブされているレディ線に対するｌ０ＣＰの応答は、データ転送タグ（タグ −Ｃ，Ｄ、Ｅ　またはＦ）を出すことである。タグ復号回路１５０は、データ転 送タグに応答して、データステージング回路を制御するーＸＲまたは一澗をアサ ートする。それら２つの信号のいずれかのアサーションによりフリップフロップ ２６０がクロックされ、それにより信号ＢＳＴＡＲＴを制御器へ与え、＋　Ｂ　 ＲＤＹを除去する。同様に、−ＸＷまたは−ＸＲが除去されると、７リツプ７０ ツブ２６２がクロックされて信号Ｂ　ＥＮＤを制御器へ与える。

第１５図は、選択線４３をドライブするだめの回路の略図である。ある特定のボ ートへのバスサイクルの付与を示す、タグ復号回路からの信号は、−緒にグー） −Ｊれて、フリップ７０ツブ２８０へ送られる。

そのノリツブフロップ２８０は、＋ＲＦの前縁部でクロッつてれて、信号−０Ｕ ＲＢＵＳをアサートする。電流源２８２がダイオードを介して選択線４３に結合 される。

−０ＵＲＢＵＳは、パンツ７２８５へ入力される。このバック７２８５は、−０ ＵＲＢＵＳがアサートされない時に、電源２８２から電流をシンクする。−０Ｕ ＲＢＵＳのアサーションにより電流源は選択線へ向けられる。

データ転送およびレジスタ動作は、バス上の１つのボートに対して独特のもので あるから、ただ１つのボートの電流源は、データ転送タグまたはレジスタ動作に 応答して、選択線４３をドライブすべきである。多数選択は、ｌ０ＣＰが決定で きる誤り状態を意味する。

第１６図は状態レジスタ回路２９０の略図である。

この回路２９０　Ｕ　８ビツト・ヒストリィ・シフトレジスタ２９２と、８ピッ ト誤りバッファ２９３を含む。このバッファ２９３は、レジスタ動作におけるー ＲＤＥＲＲのアサーションにより読出すことができる。ヒストリィ・レジスタ２ ９２は、データ入力端子に十０ＵＲＢＵＳを受け、−ＲＦの後縁部でクロック埒 れる。タグ復号回路が−ＬＯＣＫをアサートした時に７リツプ７０ツブ２９５が セット避れて、シフトレジスタ２９２ヲｒ凍結」させる。ロックタグ（タグ−４ ）は全体的なタグであって、データバスを用いずに、むしろバス上の全てのボー トにそれぞれのヒストリィ・シフトレジスタを凍結させる。これにより、引き続 くレジスタ動作において、ｌ０ＣＰが全てのボートの状態を読取ることを許でれ て、選択線をドライブすべきでなかった時に、どのボートが選択線をドライブし たかを決定する。与えられたボートにおいて−ＲＤＥＲＲカフ　を−ト場れると 、そのボートのだめのヒストリィ・シフトレジスタは「凍結されない」。

第１７図は、誤り線５３をドライブ式せる回路３００の略図である。これは、制 御器が４つのユニット誤り信号（ＵＥ１〜ＵＥ４　）のうちの任意のものをアサ ートしだ時に起り、その時にタグパリティチェック回路１５５が信号−ＬＴＰＥ 　（ラッチされたタグのパリティ誤り）をアサートし、または、その時に入カバ リティ誤りチェック回路１０３が信号−ＬＤＰＫ　（ラッチされたデータのパリ ティ誤り）をアサートし、もしくは、その時に出力回路が信号−ＬＩＰＥ　（ラ ッチされた内部パリティ誤り）をアサートする。それら種々の信号は、状態レジ スタ回路２９０内のバッファ２９３へも入力でれる。

第１８図は、ボートが割込み繕４４をドライブすることを許すべきかどうかを、 分配されたマスクを基にして決定する回路３１０の略図である。セットマスクタ グ（タグ−１）が全体的なチャネル動作を指定する。その場合には、このタグに 続く同じバスサイクル中に全ての制御器がアクセスされる。各ボートはデータ線 のＵＮＩＴコードにより決定される所定の１本のデータ線を読取る。各ボートは 、データバス上の関連するビットの指示によりそれのアクティビティ・マスクビ ットをセットし、したがって、回路２１２により用いられるーＩＮＴＡのアサー ションを調整して、割込線をドライブすることが適切であるかどうかを決定する 。

！１９図は、端部状態レジスタ回路３２０の略図である。広くいえば、回路３２ ０は−ＷＦＳＴＡＴのアサーションに応答して、ＬＤＩＮ線１０線上０５上を制 御線２０５へ送る。この回路は、ノリツブフロップ３２２を含む。このフリップ フロップ３２２は、そのデータ入力端子がＬＤＩＮ線１０５に結合され、そのデ ータ出力端子が制御線２０５に結合される。ノリツブ７０ツブ３２２は、−ＷＥ Ｓ’ｒＡＴの後縁部でクロンつてれる。その−ＷＩＥＳＴＡ、Ｔ信号に、フリッ プフロップ３２５もセットして、信号ＤＯＮＥを制御器へ送らせる。フリップ７ ０ツブ３２２の出カバソファは、制御器からの信号ＲＤＥＳＴＡＴによりイネー ブルにはれる。その信号はフリップフロップ３２５もりｔソｒする。−ＷａＳＴ ＡＴ信号に、ノリツブフロップ２５７をリセツトすることにより、転送チャネル の分離も行う。端部状態レジスタに書込まれる特定の完了コードは、完了状態に 関連する情報を与える。

上記のレジスタと制御回路に加えて、制御器フロントエンドは、付加レジスタと 制御回路を含む。それらの付加レジスタと制御回路は、異常状態下を除いて一般 には用いられないから、それらについての詳しい説明は省く。

第２０図は、あるボートを通って、またはフロントエンド内の別のボートを通っ て、前記あるボートに書込まれる下位ＤＭＡアドレスをｌ０ＣＰが読出すことが できるようにするＷＲＡＰレジスタ３３０，３３２を示すものである。

第２１図は、レジスタ動作中に制御レジスタに書込むことにより、種々のパリテ ィ誤り信号をクリヤすることをｌ０ＣＰに許すサイド制御レジスタ３３５の略図 である。

第２２図は、各ボート内で、ＩＯ８紳を復号し、特殊機能（拡張でれたモード） を示す信号−Ｆｌ、　−Ｆ２をアサートするための回路の略図である。ＩＯ８線 はデコーダ３３６に通じている。デコーダ３３６の出力端子には、信号−Ｆｌ、 −Ｆ２が現われる。１つの拡張モード（−Ｆ２に対してメンテナンス書込み、ま たは−Ｆｌに対して「除去」）における動作が特殊な条件の下でのみ行われ、そ のためにとくに深淵な結果が生ずる。

したがって、たとえばパワー遷移中に、−Ｆｌと−Ｆ２のいずれも見せかけでア サートてれないようにするために、特にタイミングをとられたプロトコルが与え られる。そのためにＴＦＲＭ　（実際にはゲートされない信号＋ＲＡＷＴＦ　） が所定数のサイクルに対してアサートをれるまで、デコーダ３３６はイネーブル にされない。カウンタ列３３７が、＋ＴＣパルス（２５０ｎｇ間隔の）をカワン トし、１２ビツトごとに１ｍ１１間隔を形成する。＋ＲＡＷＴＦのアサーション により、カウンタ・クリヤが解放はれ（＋Ｏ８Ｏがアサートされる限り）、＋　 ＲＡＷＴ　Ｆが１ｍｓの間ひとたびアクティブ状態にでれると、カウンタの出力 が＋ＲＡＷＴＦによりゲーｔきれて、デコーダ３３６をイネーブルにする。対応 する時間遅れて、カウンタの出力カニ変化し、それにより−Ｆ１と−Ｆ２を打ち 消す。メンテナンス書込みのためにこの遷移においてはデータＩＯ８とタグは妥 当でなければならない。以下に説明するように、信号−ＴＨＩＳは選択を許す。

８ｇ２３図は共用メンテナンヌ制御卸回路３４０の略図である。この回路は、ｌ ０ＣＰが］つのサブバスからのボートを「除去する」こと、またはメンテナンス 動作を行うことを許すために、両方のボートから拡張てれたモード信号−Ｆｌ、 −Ｆ２（ボートＡに対しては−Ｆ１　、Ａ、−Ｆ２．Ａで示てれ、ボートＢに対 してμ−Ｆ１．Ｂ。

−Ｆ２．Ｂで示されている）に応答する。回路３４０は、受信器制御フリップフ ロップ３４２ａ、３４２ｂを含ｔｒ。それらの７リツプフロツプは、それぞれの ボート内の受信器を制御するために、それぞれの信号対±ＩＮ、Ａと土ＩＮ、　 Ｂを与える。この回路は、ドライバ制御スリップフロップ３４５ａ　、　３４５ ｂも含む。：ｆニア′Ｌらのノリツブ７０ンブは、それぞれのボート内のドライ バを制御するために、それぞれの信号対±ＯＵＴ　、　Ａ　、±ＯＵＴ、Ｂを与 える。

−Ｆ２（Ｆ２．ＡまたはＦ２．Ｂ　）のアサーションにより、ｌ０ＣＰＵ、２つ のデータサブバスのいずれかを用いてメンテナンス命令を送り、フリップフロッ プ３４２ａ−ｂと３４５ａ−ｂ　のセットの制御を行うことを許す。両方のツー プバスからの入力データ線は、＄１のレベルのマルチプレクサ３５０と、第２の レベルのマルチプレクサ３５２へ通じハ１ｔられる。マルチプレクサ３５０は一 方のサブバスまたは他方のサブバスから選択を行い、マルチブレクーす３５２ハ 希望のボートに影響を及ぼすことを許す。２つのレベルの多重化を行う必要は、 制御すべきボート内のどのサブバスがオン状態になって１．／′するかをＩ　Ｏ ＣＰが知つ１督り、制御器フロントエンド内のどのボートかそのサブバスに接続 てれているかをＩ　ＯＣＰが知らない、という事実から生ずるものでらる。マル チプレクサの選択に、Ａボートカーらの信号−ＴＨＩＳ（−ＴＨＩＳ、Ａ）　に より行われる。

メンテナンス書込みにおいては、ビット（０〜２）が入力を制御し、ビット（４ 〜６）が出力を制御する。ビット（８〜１？）がフリップフロップ３５５に書込 まれる。

そのフリップフロップ３５５は、制御器自体のための制御信号を与えるメンテナ ンス・レジスタを形成する。ビット（０）アクティブは、入力機能を行うべきこ と不：指定する。ピント（］）アクティブは、受信ボート〃：それ自身の入力機 能を行うべきことを指定し、ビット（２）アクティブは、他のボートがそれの入 力機能を行うべきことを指定する。出力機能は、それらに類似して取り扱われる 。−Ｆ２が除去はれた時にクリップフロップのクロック操作が行われる。

−Ｆｌ　（−Ｆｌ、Ａまたは−Ｆｉ、Ｂ）のアサーションは、ボートを除去すべ きことを意味する。このモードは、データバスを使用せず、フリップフロッグを 直接制御するために−Ｆ１信号を用いる。更に詳しくいえば、−Ｆｌの７サーシ ヨンにより、サブバスに結合式れているドライバの動作がディスエーブルにされ 、受信器を強制的にイネーブルにする。

ｌ０ＣＰ−全体的な動作 制御器フロントエンドについての以上の説明は、データブロックの転送に用いら れる論理転送チャネルのシステムをサポートするために必要なロジックについて 行ったものである。上で説明したように、「ミニメツセージ」として示でれてい る構成されたメツセージを流すことにより、周辺制御器はｌ０ＣＰ１５　′と通 信する。ｌ０ＣＰ　Ｕ、前記ブロック転送機構を利用することによりミニメツセ ージを読取り、制御器がＩ　ＯＣＰにより実行されることを必要とするのはどの ような動作であるかを決定する。要求された動作が終ると、適切に様式化された 状態語を端部状態レジスタ３２０に書込むことにより、Ｉ　ＯＣＰは制御器にそ れを知らせる。

上記の指令順序を出すべきこと、および、サブバスをドライブしてそのサブパス 土の信号を検出するための装置を有することを決定するために十分な知能をｌ０ ＣＰ１５が有することを除き、行った説明には、ｌ０ＣＰについての何の仮定も していない。先に概略説明したように、ｌ０ＣＰ１５は、キャッシュ／　ＴＬＢ ２０とＡＬＵ２２を含む。キャッシュ／　ＴＬＢ２０とＡＬＵ２２は、−緒にＣ ＰＵを構成する。このＣＰＵは、サブバスに結合式れているペリフェラルが、シ ステムバスに結合式れているデバイスと通信することを許す監視作業とメツセー ジ取り扱い作業を実行できる。Ｉ　ＯＣＰのＣＰＨの構造と具体化についての詳 細は、本発明の範囲外である。この好適な具体例においては、Ｉ　ＯＣＰのＣＰ Ｕは、サイクル時間が５０ｎｇである６４ビツトのＥＣＬマイクロプログラムで れたプロセッサである、ことに注意するだけで十分でるる。

ｃＢＡ２３は本発明に一層直接に関係するもので、あまシ詳しくはないが、それ について次に説明する。

５ＢＡ２３は、ｌ０ＣＰのＣＰＵと通信するために、６４ビツトのインターフェ イスに結合される。広くいえば、Ｓ　ＢＡ２３はｌ０ＣＰからの６４ビツト語を 受けた時に、サブバスへ送るためにその６４ビツト語を１６ビツトデータと、附 随する制御情報とに分ける。サブバスから１６ビツトデータを受けると、ＳＢＡ は、１６ビツトデータを６４ビツト語に組立て、データを検索することをＡＬＵ に合図する。

第２４図は、５ＢＡ２３のブロック図である。５ＢＡ２３は、それぞれのサブバ ス・インターフェイス３５０゜３５２を介してサブバス２５　、２７に結合され 、ＡＬＵからの６４ビツト語（パリティ付で７２ビツト）を入力ラッテ３５５で 受け、出力ラッチおよびマルチプレクサ３５７において６４ビツト語（ノクリテ イ付で７２ビツト）を送る。ＳＢＡは、ローカル記憶装置３６０と制御記憶装置 ３６２を含む。それらの記憶装置にはＡＬＵからの情報をダワンロードできる。

ローカル記憶装置３６０は、ＥｌｉＢＡにエリサポートできる８つの転送チャネ ルの各チャネル（２つの各サブバスで４つのチャネル）に対して２語データバッ ファと、ポインタと、チャネル状態語と、２つの各サブバス上の転送チャネルに 丈−ビスするだめの優先レジームを与える表とを含む。各転送チャネルに２つの 語が等用に嘔れる塩出は、サブバスからのバイト整列が、ＡＬＵがめているもの に一致する必要がないからである。

サブバス・インターフェイス３５０，３５２には、それぞれのシーケンｖ３１０ ，３７２と、それぞれの制御記憶装置データレジスタ３７５　、３７７とが組合 わされる。シーケンサの基本的な機能は、ローカル記憶装置３６０からの適切な ２バイトを、それぞれのサブバス・インターフェイスへ転送すること、または、 サブバス・インターフェイスからの２バイトをローカル記憶装置内の適切な場所 へ転送することである。シーケンサ３７０，３７２は、ＡＬＵにより指定される 限られた数の指令を取り扱い、サブバスとの間のタイミングデータの動きに関連 する任意の作業からＡＬＵを解放する。

制御記憶装置３６２からの語中のビットは、シーケンサとサブバス・インターフ ェイスの動作のたメニ必要力制御信号を与える。制御記憶装置のデータレジスタ ３７５　、３７７に制御記憶装置３６２からロードでれて、そのような制御信号 を与える。ローカル記憶装置３６０と制御記憶装置３６２は、互いに位相が異な る状態で動作している２つのシーケンサにより、各時刻に半生に切ｆｆＴてれる 。シーケンサ３７０とサブバス・インターフェイス３５０とのことを「Ａ側」と 呼び、シーケンサ３７２とサブバス・インターフェイス３５２とを１Ｂ側」と呼 ぶ。それらの名称は、制御器フロントエンドにおけるＡボート、Ｂボートに対応 する必要はない。

ＳＢＡは８つの深いチャネｋ　（８−ｄｅｅｐ　ｃｈａｎｎｅｌ　）ＦＩＦＯス タック３８０を含み、そのスタックに転送チャネル番号が、転送チャネルがサー ビスきれる順序で書込捷れる。サブバス・インターフェイス３５０゜３５２の部 分を除き、３ＢＡは、比較的高速を要求されるために、ＥＣＬロジックで構成で れる。

データの流れと、ＳＢＡの全体の動作は、第１に、ＡＬＴＪからサブバスへの転 送（たとえばメモリからディスクへの書込みを行うため）のだめの動作と、第２ に、サブバスからＡＬＵへの転送（たとえばディスクからメモリへの読込みを行 うため）のだめの動作とを考えることにより理解できる。

ＡＬＵが転送を開始することを決めると、ＡＬＵは、向き、転送チャネル・アド レス、ノくイト・オフセットをＳＢＡに知らせる。ＡＬＵは、それのキャッシュ からの最初の６４ビツト語を保持し、それを入力ラッチ３５５において利用でき るようにする。ＡＬＵはチャネル・アドレスと、最初の語を周辺制御器へ書込む ことを指定するオプコード（ｏｐｃｏｄｅ：）を与えるっＳＢＡはこの最初の語 を、この転送チャネルの専用にされているローカル記憶装置３６０内の２つの場 所のうちの第１の場所にストアし、チャネル・アドレス全チャネルＰＩＦ０３８ ０に置き、転送チャネル・レディフラッグをＡＬＵへアラートする。（この時に は第１の語はサブバスへ転送てれ−Ｃいないことに注意芒れたい。） ＡＬＵは、転送チャネル・レゾ・［フラッグを調べてチャネル・アドレスを読出 し、このす１′ネル・アドレスを用いて、転送に幾重れているデータの址を指定 するチャネル制御語をインデックスする。ＡＬＵは、それのキャッシュから次の 語をフェッチし、それをラッチ３５５において利用できるようにし、ＳＢＡにチ ャネル・アドレスと、周辺制御器への書込みを指定するオプコード（ｏｐｃｏｄ ｅ　）とを与える。

ＳＢＡは、局部記憶装置３６００２つの場所のうち、その転送チャネルの専用に されている第２の場所に第２の語をストアする。ＳＢＡは、前記したシーケンス とタイミングとに従って、４つの引き続くサブバス・サイクルのサブバスへ８パ イ）をに送１せる。

バイト・オフセットに依存して、８バイトは２つのローカル記憶場所のうちの第 １の場所から一部または全部が来ることができる。８バイトが転送された後で、 　ＳＢＡはチャネル・アドレスをチャネルＰＩＦ０３８０の甲に置さ、転送チャ ネル・レディ・フラッグをアサートする。

上記のように、ＡＬＵは転送レディ・７ラソグを調べると、チャネル・アドレス を読んで、チャネル制御語をインデックスし、それのキャッ／ユから次の語を７ エツチし、この語を附随する制御情報とともにＳＢＡへ送る。ＳＢＡはこの次の 語を第１のローカル記憶装置場所にストアし、上記のように８バイトを転送する 。引き続く転送で、それはＡＬＵからの語を第１の場所と第２の場所に交互にス トアする。

ペリフェラルからｌ０ＣＰへ転送するために、ＡＬＵハ、ＳＢＡへ向き、転送チ ャネルのアドレス、バイト・オフセットを知らせることにより、そのような転送 を開始し、転送チャネル・アドレスと、周辺制御器からの読出しを指定するオプ コードとをＳＢＡに与える。

ＳＢＡは、８バイトをサブバス上の制御器から、引き続く４つのサブバス・サイ クルにわたって転送し、その８バイトを第１のローカル記憶場所にストアし、チ ャネル・アドレスをチャネルＦＩＦＯに入れ、転送チャネル・レディフラッグを アサートする。

ＡＬＵは、転送チャネル・レディフラッグを調べて、チャネル・アドレスを読取 り、チャネル制御語をインデックスし、転送チャネル・アドレスと、周辺制御器 からの読出しを指定するオプコードとをＳＢＡに与える。

それから、ＳＢＡはもう８バイトの転送を行い、それらの８バイトをローカル記 憶装置３６０の第２の場所にストアし、チャネル・アドレスをチャネルＰＩＦＯ ３８０に入れ、転送チャネル・レディフラッグをアサートする。

ＦＩＦＯのヘッドにおいてチャネル・アドレスを調べたＳＢＡは、そのチャネル に対する２つの場所から適切な８バイトを読出し、それらの８バイトを出力マル チプレクサ３５７へ転送する。ＡＬＵは、チャネル・アドレスを読出し、それを 用いてチャネル制御語をインデックスし、出力ラッチ３５γから語を読出して、 それをそれのキャッシュへ与える。それから、ＡＬＵは転送チャネル・アドレス と、制御器からの読出しを指定するオプコードとをＳＢＡ　Ｋ与えて、上記の動 作をくり返えす。ＳＢＡは、ｌ０ＣＰから制御器への転送の場合におけるように 、サブバスからの８バイトを第１と第２の場所に交互にストアする。

第２５Ａ　、　２５ｎ図は、ＡＬＵとＳＢＡの間を通る制御信号のタイミング図 で、上記した２つの転送の向きに対する一連の事象を示すものである。それらの 事象に示されている間隙は、サブバス上での６４ビツトデータ転送がその時間内 で起ることを示す。

ｌ０ＣＰ−クロック発生 第２６図は、種々のクロック信号をシーケンサ３７０．３７２とサブバス・イン ターフェイス３５０．３５２へ与える、５ＢＡ２３内の回路の略図である。この 回路は、サブバス・タイミングを定める種々の５０ｎａ、２５０ｎａのクロック 信号を発生するように動作する。それらのクロック信号は、システム全体のタイ ミングを定める基本的な２５ｎも　クロック信号からとり出される。

コンブリメンタリイ・システム・クロック信号＋５ＹＳＣＬＫと一８ＹＳＣＬＫ が回路網４００でゲートされて、コンプリメンタリイー２５ｎｓクロツク信号十 ＧＣＬＫと−ＧＣＩ、Ｋを発生する。＋ＧＣＬＫはカウンタ４０２へ送られる。

このカウンタは分周された信号、具体的には２５０ｎｓのりｏ７り信号＋ＲＥＦ Ｏと、５Ｑｎｓ　のクロック信号＋（Ａ／Ｂ）　、を発生する。それらの信号は ５ＢＡＯＡ側とＢ側に対応する２組の回路へ送られる。ここでは１組の回路につ いてだけ説明する。添字「、Ａ」でＡ側のタイミング信号を示し、添字「、Ｂ」 　でＢ側の信号を示すことにする。

ＲＥＦＯが縦続接続されているフリップフロップ段４０５の列へ送られる。その フリップフロップ段列は、−ＧＣＬＫから得た信号によりクロックされるとＮ　 ２５０ｎｓのクロック信号群４０１を発生する。信号４０１は４つの副群　（＋ ＴＯ１，Ａ、＋ＴＯ２，Ａ、＋ＴＯ３，Ａ）、＋Ｒ１，Ａ、（＋Ｔ２１．Ａ。

＋Ｔ２２．Ａ、　＋Ｔ２３．Ａ）、および十Ｒ３，Ａ　を含む。それらの副群は 、２５ｎＩ＋の増分で、互いに順次遅延させられる。信号群４０７のタイミング 図が、第２７図に示てれている。

５０ｎ８の信号＋（Ａ／Ｂ　）は反転されて信号−（Ａ／Ｂ　）１　、　Ａとな る。この信号は同じく得られた一ＧＣＬＫ信号によりクロックされて５０ｎ８　 のクロック信号十Ｔ　、（Ａ／Ｂ　）　ｌ　。

ＡＩ−Ｔ（Ａ７Ｂ’ｇ　、！、　＋Ｔ（Ａ、／Ｂ）３．Ａ　ノ群４ＱｇＱ生ずる 。信号＋（Ａ／Ｂ）は反転されない状態で用いられ、、Ｂ側のだめのコンブリメ ンタソイ信号群（図示せず）を形成するために用いられる。

第２８図は外向きクロック信号を発生するための、サブバス・インターフェイス ３５０内の回路の略図である。それのタイミングが第３図に示されている。

２５０ｍ５の信号十Ｒ３は７リツプ７０ツブ４３０　、４３１のデータ入力端子 へ送られる。それらのフリップ７０ツプハ＋Ｔ（Ａ／Ｂ）１により５０ｎｓの間 隔でクロックされる。

フリップフロップ４３０，４３１の出力は、ＥＣＵ、／ＴＴ　Ｌ変換器４３２を 通ってそれぞれのバスドライバ４３５，４３７へ送られ、ＴＣＬＫ線４５とＴＦ ＲＭ線５ｏ全５ｏイブする。

前記したように、ＴＣＬＫは連続して動作し、ＴＦＲＭはタグの発生に関連して アサートキれるだけである。

ＴＦＲＭは信号十ＥＴＦ　（イネーブルＴＦＲＭ　）にょ多制御される。その信 号十ＥＴＦは制御記憶装置データレジスタ３７５からのビットの１つである。こ れは、フリップ７０ツブ４３８を介してクロックされる十ＥＴＦがフリップ７０ ツブ４３１のリセット入力を制御することによって行われる。

同様にして、２５０ｎａの信号十Ｒ１が７リツプ７０ツブ４４０，４３１のデー タ入力端子へ送られる。それらの７リツプ７０ンプの出力は、ＥＣＬ／ＴＴＬ変 換器４３２を通ってバスドライバ４４５，４４７へそれぞれ与えられ、外向きＲ ＣＬＸ線分４７（出）と外向きＰ、　Ｆ　ＲＭ腺分５２（出）をドライブする。

ｒｔＦＲＭは、フリップフロップ４４８．４４９を介してクロックでれる信号十 ＥＲＦ　（イネーブルＲＦＲＭ　）により制御される。余分の７リツプフロツプ （＋ＥＴＦに対して）は、２５０ｎｓの遅延を行うから、＋Ｒ１が＋Ｒ３より５ ０ｎｓ　進むが、ＲＦＲＭはＴＦＲＭより２００ｎｇだけ遅れる。

ｌ０ＣＰ−データの動き 第２９図は、データバス４０とタグバス４２のためのサブバス・インターフェイ ス内の回路の略図でるる。４個のタグビットがＥＣＬ／ＴＴＬ変換器４６０とフ リップ７ａンプ４６２全通され、■ＯＳビットは変換器４６０を通される。工Ｏ Ｓピットとタグビットは、パリティ発生器４６７へ送られ、それにより得られた ７ビツトがバスドライバ４６８へ送られ、タグバス４２をドライブする。

データビットはＥ　ＣＬ／Ｔ　Ｔ　Ｌ変換器４６０と、２つのフリップフロップ 段４７２，４７５を通ってバスドライバ４７７とへ送られろ。フリップ７０ツブ 段４７２は、タグビットよりもデータビットを２５０　ｎ　ａ遅らせる。フリッ プフロップ４７２．４７５　（およびフリップフロップ４６２）は、＋Ｔ　Ｏ３ の前縁部によりクロックでれる。

データバス・ドライバ４７γの出力イネーブルは、第１（７）場合には、＋ｇＤ ＡＴＡ　（イネーブルデータ）により制御でれる。この＋ＥＤＡＴＡは制御記憶 装置データ・レジスタビットの１つである。←ＥＤＡＴＡは、２つのフリップフ ロップ段４８０．４８２を介してクロックされて、データと同じタイミングを制 定する。＋Ｔ２３と＋Ｔｆ）１　はゲート回路網４８５において組合ゎ式れる。

この回路網４８５からの出力の補数は、第２８図に「出力イネーブルｊとして示 石れている。この信号は、別のゲート段により更に多少遅延はせられるが、ゲー ト４８７においてクロックされた＋ＥＤＡＴＡによりゲートされると、サブバス ・インターフェイスのための基本的な出力タイミングを定める。すなわち、この 出力ドライバは、２５０ｎｓサイクルの主要部分にわたってイネーブルにされ、 全体としてＴＣＬＫ　（＋Ｒ３）の前縁部近くでスタートし、ＴＣＬＫの後縁部 をこえて延びる。したがって、ＴＣＬＫの後縁部においてポートの入力ラッチ１ ０２によりラッチされた時にそのデータは妥当である。

第３０図は、データバス４０と、レディバス４１と、割込線４４と、誤り線５３ 上の信号を受けるための、サブバス・インターフェイス内の回路の略図である。

ＲＣＴ、　Ｋ線区分４７（入）上のＲＣＬＫ信号は、もちろん、それらの信号は 、バス受信器５０ｏを介してラッチ５０２へ送られ、ＲＣＬＫ　（入）の後縁部 におい１ラツチ芒れる。ラッチの出力は、フリップ７０ツブ５０５へ送られる。

フリップ７０ツブ５０５は、＋Ｔ２２から得られたＴＴＬ信号→−ＴＴ２　によ りクロックされ、ＴＴ　Ｌ／Ｅ　ＣＬ変換器５０７を通ってＳＢＡが利用できる ようにされる。

読増るべき入来データが存在することを指示するタグが出されてからある時間が 経過するまでは、入来データは妥当ではない。そのために、この動作に関連する 入来データが存在する時に、ＳＢＡは、信号→−ＲＥＣＶ　（制御記憶装置デー タレジスタ内のピントの１つ）をアサートする。＋ＲＥＣＶは７リツプ７０ツブ ５１５においてクロックされ、それからカスケード接続されている１組のフリッ プフロップ段５１７を通される。そのフリップ７０ツブ段の数はサブバスの長百 に従って調整できる。入来データは、サブバス終端器において転回してこなけれ ばならないＲＦＲＭとＲＣＬＫに対してタイミングが計られるから、サブバスの 長さへ依存するようになる。縦続接続されているフリップフロップ段５１７から の出力は、フリップ７０ツブ５２０において信号＋７２１　によりクロックされ て、ＲＦＲＭがひとたび転回すると、信号データ妥当（ＤＡＴＡＶＡＬＩＤ　） を発生する。

第３１図は、選択線４３の状態を決定するだめの、サブバス・インターフェイス 内の回路の略図である。

前記したように、選択線のだめの電流源２８２を調整する信号−０ＵＲＢＵＳが 、ＲＦＲＭ　（制御器ボート内の＋ＲＦ　）の前縁部においてクロックされる。

選択線４３の各端部は、１０ｔ）オームによりアースに終端はせられる。この選 択線は、第１の比較器５２５の正入力端子と、第２の比較器５２７の負入力端子 へ与えられる。

比較器５２５の負入力端子は＋１ボルトに保たれ、比較器５２７の正入力端子は ＋４ｖに保たれる。それらの電圧は分圧器により発生される。制御器ボート内の 各電流源は５０ｍ１ｉ　′ｔ′線を付勢するから、線を付勢する１つの電源が２ ．５ボルト信号を発生し、多重電源は５ボルト以上の信号を生ずる。比較器の出 力は、フリップフロップ５３０において入来信号ＲＦＲＭによりクロッつてれる 。フリップフロップ３３０からの出力は、フリップフロップ５３２において信号 ＋ＴＴ２　（＋Ｔ２２から得られたもの）により更にクロック場れる。この信号 十ＴＴ２は、入来データではなく、シーケンサにタイミングをとる。それらの信 号は、ＴＴ　Ｌ／ＫＣＩ、変換器５３５を通って信号十ＭＵＬＴＩＰＬＫと＋５ ＩＮＯＬＥを生ずる。このようにして、多数の制御器がそれぞれの電源を調整し て選択線をドライブするために、ＳＢＡは誤り状態が存在するかどうかを決定で きる。

データの場合と同様に、選択線の状態を、ＲＦＲＭ信号が転回するのを許容する タグに対する時刻に調べなければならない。したがりて、７リツプ７０ツブ５４ ０においてクロッつてれ、かつ、縦続フリップフロップ段５４２を通された信号 十Ｒ８ＥＬ　（制御ストアビットの１つ）を、ＳＢＡはアサートする。そのフリ ップフロップ段の数は、サブバスの長さに従って（前記したようにして）調整て れる。段５４２からの出力は、フリップフロップ５４５において＋Ｔ２１　によ りクロックされ、ＲＦＲＭがひとたび転回すると信号＋ＣＨＥＣＫ　８ＥＬＥＣ Ｔを発生する。

結　論 要約すれば、本発明は、論理転送チャネルのシステムを構成するための回路を提 供することがわかる。

転送チャネルがひとたび所属させられると、最小のオーバヘッド（タグの発生） でデータ転送が行われることにより、バスサイクルを非常に柔軟に認めたり、否 認したりする。これにより、交錯している種々の動作をそれぞれの速度で続行さ せ、一方、バスは全速で動作している。

以上、本発明の好適な実施例を十分かつ完全に開示したが、種々の変更、別の構 成および等価物を、本発明の要旨を逸脱することなしに採用できる。たとえば、 示したシステムは、サブバスに結合されている１６台までのデバイスとのからみ で４つの転送チャネルを用いているが、それらの数は基本的なものではない。必 要とするタグ線の数は転送チャネルの数とともに単に対数的に増加するが、レデ ィ線の数は線形に増加する。まだ、転送チャネルの所属を要求するために１不の 割込線を用いることは実際のバス媒体を最少限にするという思想に沿うものであ るが、アクティビティボルルを必要とするために７＝ントエント°のコストが少 し上昇することになる。

したがって、転送チャネルのシステムは、バス媒体をぎせいにして、１組のラジ アル割込線に関連して実現できる。

したがって、以上の説明と図示は、添附した請求の範囲により定められる本発明 の範囲を、限定するものと解してはならない。

Ｒθ−１ ＦＩＧ、３゜ ＦＩＧ、５゜ Ｆ／Ｇ、６Ｂ。

ＦＩＧ、！３゜ ＦＩｏ、２９゜ ＦＩｏ、３θ　１ →うＶ ＦＩｏ、３／。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．　Ｎ台までの複数のデバイスを共通のデータバスに結合でき、チャネル・プ ロセッサが前記データバス上の前記デバイスの任意の１台との通信を設定できる データ通信システムにおいて、 第１の線群より成るデータバスと、 ゛複数のｎデジタルコードの任意の１つを形成できる第２の線群よｐ成るタグパ スと、 前記チャネル・プロセッサと前記各デバイスとを前記各データバスおよび前記各 タグパスに結合するための手段と、 前記デバイスからの要求信号を前記チャネル・プロセッサへ送るための手段と、 前記ｎデジタルコードのうちの任意のコードをストアするために各デバイスに組 合わされるレジスタと、 前記タグパス上に現われるデジタルコードを前記レジスタにストアされているデ ジタルコードト比較するために各デバイスに組合わされる比較器と、前記デバイ スからの要求信号に応答して、前記ｎデジタルコードの１つを前記デバイスのう ち指定された１つに一時的に割当てるために、前記チャネル・プロセッサに組合 わされる手段と、 を備え、前記チャネル・プロセッサは、前記指定されたデバイスに一時的に割当 てられたデジタルコ−６ ドを前記タグパス上に置くことにより、以後のパス期間を前記指定されたデバイ スへ与え、前記比較器および前記指定でれたデバイスに組合わされているレジス タは、前記指定されたデバイスカニ、前記チャネル・プロセッサによる前記デー タバスの使用を許はれていることを決定することを許容するデータ通信システム の改良。 ２、　要求信号を送るための前記手段は、共通割込線と、 この共通割込線上の要求信号をアサートするために各デバイスに組合わでれる手 段と、。 要求信号がアサートでれている事を表すアクティビティビットをセントするため に各デバイスに組合わされる手段と、 前記チャネル・プロセッサからのボール信号に応答して、前記アクティビティビ ットの状態を送るために各デバイスに組合わされる手段と、を備オーる特許請求 の範囲の第１項に記載の発明。 ３　前記アクティビティビットの状態を送るだめの前記手段は、前記アクティビ ティビットの状態を表す信号を前記データ線のうちの所与の１本に結合するだめ の手段を備え、ある特定のデータ線は各デバイスのユニット番号により決定でれ 、全ての前記デバイスは１つのボール動作中に前記アクティビティピット状態を 与えることができる特許請求の範囲の第２項に記載の発明。 ４．　前記ｎデジタルコードのうちの前記１つのデジタルコードの割当に関連し て、データ転送のためのスタートアドレスを前記１定されたデバイスへ送るため に前記チャネル・プロセッサに組合わをれる手段を更に備える特許請求の範囲の 第１項に記載の発明。 ５、　共通選択線と、 各デバイスに組合された電流源と、 この電流源を前記選択線へ選訳的に向けるために各デバイスに組合わされる成訛 操同器と、前記チャネル・プロセッサに組合わ芒れ、前記選択線上でドライブさ れている全電流に応答して、前記選択線へ電流源を向けているデバイスがない条 件と、１つのデバイスがそれの１！Ｌ訛源を前記選択線へ向けている条件と、１ つ以上のデバイスがそれの電６１Ｌ源を前記選択線へ向けている条件との間を少 くとも識別できる手段と、 を更に備える特許請求の範囲の第１項に記載の発明。 ６、　各デバイスに祖合わ嘔れるシフトレジスタを更に備え、与えられたデバイ スに組合わ式れたシフトレジスタは、電流パスの動作中に前記選択線をドライブ するために前記電流源が向けられているかどうかを表す信号をデータ人力として 受け、かつ、引き続くバス動作でクロッつてれる特許請求の範囲の第５項に記載 の発明。 ７、　前記各シフトレジスタに組合わきれ、前記チャネル・プロセッサから発生 きれたクロック信号を受けた時に、前記シフトレジスタの状態を凍結するように 動作する手段を更に備える特許請求の範囲の第６項に記載の発明。 ８、ｎ本の線を含む第３の線群より成るレディバスと、 前記チャネル・プロセッサおよび前記各デバイスを前記レディバス内の全ての線 に結合する手段と、各デバイスに組合わ芒れ、そのデバイスに組合わてれている レジスタの状態に応答して、そのデバイスの組合わをれているレジスタの状態に 対応する前記レディバスの線上のチャネル・レディ信号をア丈−トシ、そのデバ イスのレディ状態を許てれたバス期間となるように指示する手段と、 を更に備える特許請求の範囲の第１項に記載の発明。 ９、　各デバイスに組合わされるステージング手段を更に備え、そのステージン グ手段は、複数のバッファ場所と、 対応する複数のバス語を、前記データバスと前記バッファの間で、対応する複数 の連続するバスサイクルにわたって転送する手段と、 を含む特許請求の範囲の第１項に記載の発明。 １０、Ｎ台までの複数のデバイスとチャネル・プロセッサが通信するデータ通信 システムにおいて、前記各デバイスに組合わされ、前記バスへデータを送ること 、および、前記バス上のデータを受けることの希望を前記チャネル・プロセッサ に指示する手段と、 独自の転送チャネルＩＤを前記デバイスの任意の１つに独自に割当てるだめの手 段と、 を備え、そのデバイスとの以後の通信を、完全なアドレスを必要とすることなし にその転送チャネルを設けることにより、行うことができるデータ通信システム の改良。 １１、複数のデバイスがチャネル・プロセッサと通信できる、データ通信システ ムにおいて使用するｌζめのデバイス用の制御器フロントエンドにおいて、前記 制御器フロントエンドを、第１の線群を有するデータバスに結合するようになっ ている手段と、前記制御器のフロントエンドを、第２の線群を有して、複数のｎ デジタルコードのうちの任意の１つのデジタルコードを構成できるタグバスに結 合するようになっている手段と、 前記ｎデジタルコードのうちの任意の１つをストアするだめのレジスタと、 前記タグバスに結合するようになっている前記手段上に現われるデジタルコード を、前記レジスタにストアされているデジタルコードと比較する手段と、要求信 号を送って、許すべきバス期間としてレディ状態を示すようになっている手段と 、を備え、前記比較手段および前記レジスタは、前記制御器フロントエンドが前 記データバスの使用を許てれた時をその制御器フロントエンドが決定することを 許す、データ通信システムにおいて使用するデバイス用の制御器フロントエンド 。 １２　要求信号を送るようになっている前記手段は、前記制御器フロントエンド を共通の割込線に結合するようになっている手段と、 前記割込線上の要求信号をアサートするだめの手段と、 ある要求信号がアサートされているという事を表すアクティビティビットをセッ トする手段と、前記アクティビティビットの状態を、ポーリング信号に応答して 送るだめの手段と、 を備える特許請求の範囲の第１１項に記載の発明。 １３　前記アクティビティビットの状態を送るだめの前記手段は、前記アクティ ビティビットの状態を表す信号を、前記データバスの与えられた１本の線に結合 するようになっている手段を備え、ある特定のデータ線が前記制御器フロントエ ンドのユニット番号により決定され、同様に構成された多数の制御器フロントエ ンドは、１つのボール動作中に、前記アクティビティビットの状態を与えること ができる、特許請求の範囲の第１２項に記載の発明。 １４．電流源と、 この電流源を共通の選択線へ選択的に向けるようになっている電流操向手段と、 を更に備え、前記共通選択線上のドライブされている全電匠は、それぞれの電流 源を前記選択線へ同けるデバイスが１台もない、１台である、１台以上である、 のいずれであるかの決定を行えるようにする特許請求の範囲の第１１項に記載の 発明。 １５、前記電流源が、現在のパス動作中に、前記選択線をドライブするように向 けられているがどうかを表す信号をデータ入力として受け、引き続くバス動作に おいてクロックされるシフトレジスタを更に備える特許請求の範囲の第１４項に 記載の発明。 １６、前記シフトレジスタに組合わされ、ロック信号を受けた時に、前記シフト レジスタの状態を凍結するように動作できる手段を更に備える特許請求の範囲の 第１５項に記載の発明。 １７、前記制御器フロントエンドを、ｎ本の線の群より成るレディバスに結合す るようになって腟る手段と、 前記レジスタの状態に応答して、前記レジスタの状態に対応する、前記レディバ スの線上のチャネル・レディ信号をアサートし、許されるバス期間のレディ状態 を指示する手段と、 を更に備える特許請求の範囲の第１１項に記載の発明。 １８、ステージング手段を更に備え、この手段は、複数のバッファ場所と、 対応する複数のバス語を前記データバスと前記バッファの間で、対応する複数の 引き続くバスサイクルにわたって転送する手段と、 を含む特許請求の範囲の第１１項に記載の発明。