JPS5950563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5950563A JPS5950563A JP57161661A JP16166182A JPS5950563A JP S5950563 A JPS5950563 A JP S5950563A JP 57161661 A JP57161661 A JP 57161661A JP 16166182 A JP16166182 A JP 16166182A JP S5950563 A JPS5950563 A JP S5950563A
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- oxide film
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しくは実効チ
ャネル長が２μｍ以下のＰチャネルＭＯ８）ランシフタ
形成に好適な半導体装置の製造方法に係る。
ャネル長が２μｍ以下のＰチャネルＭＯ８）ランシフタ
形成に好適な半導体装置の製造方法に係る。
ＰチャネルＭＯ８）ランシフタの製造に際しては、ソー
ス、ドレイン領域形成のためにＰ型不純物として一般に
ボロンを用いている。ボロンは拡散係数が大きいだめそ
の拡散層重２、例えは砒素のようなＮ型不純物の拡散層
と比較すると、深さ方向及び横方向の拡散長とも約２倍
となる。
ス、ドレイン領域形成のためにＰ型不純物として一般に
ボロンを用いている。ボロンは拡散係数が大きいだめそ
の拡散層重２、例えは砒素のようなＮ型不純物の拡散層
と比較すると、深さ方向及び横方向の拡散長とも約２倍
となる。
したがって、同一のダート電極幅を有するＰチャネル及
びＮチャネルのＭＯＳトランジスタでは、ＰチャネルＭ
Ｏ８）ランシフタの方がＮチャイ・ルＭＯ８）ラン゛シ
フタよシも実効チャネル長が短くなる。こうした実効チ
ャネル長の短いトランジスタはパンチスルー閉出が低下
するためソース、ドレイン間にリーク電流が発生し易く
なる。これを防止するだめに、ソース、ドレイン間のチ
ャネルが形成される領域に半導体基板と同導電型の不純
物をソース、ドレイン領域の深さと同程度の探さになる
ようにイオン注入する技術（以下、゛深いイオン注入″
技術と称する）が知られている。
びＮチャネルのＭＯＳトランジスタでは、ＰチャネルＭ
Ｏ８）ランシフタの方がＮチャイ・ルＭＯ８）ラン゛シ
フタよシも実効チャネル長が短くなる。こうした実効チ
ャネル長の短いトランジスタはパンチスルー閉出が低下
するためソース、ドレイン間にリーク電流が発生し易く
なる。これを防止するだめに、ソース、ドレイン間のチ
ャネルが形成される領域に半導体基板と同導電型の不純
物をソース、ドレイン領域の深さと同程度の探さになる
ようにイオン注入する技術（以下、゛深いイオン注入″
技術と称する）が知られている。
ＰチャネルＭＯ８）ランシフタではＮ型半導体基板のチ
ャネル形成領域に通常リンイオンを約０．３〜０．５μ
ｍの深さにイオン注入する。こうして形成された゛深い
イオン注入層″はドレイン領域近傍から延びる空乏層が
ソース領域に達するのを防止できるので、パンチスルー
削正を増大することができる。
ャネル形成領域に通常リンイオンを約０．３〜０．５μ
ｍの深さにイオン注入する。こうして形成された゛深い
イオン注入層″はドレイン領域近傍から延びる空乏層が
ソース領域に達するのを防止できるので、パンチスルー
削正を増大することができる。
ところで、上述したイオン注入は第１図に示すイオン注
入装置を用いて行われる。以下、イオン注入装置につい
て説明する。
入装置を用いて行われる。以下、イオン注入装置につい
て説明する。
図中１はイオン源であシ、ここで目的イオンを含んだゾ
ラズマが発生される。このイオン源１の外部には引出し
電極２１分離電磁石３．スリット４．加速管５．収束系
６２図示しないＸＹ方向の走査電極及び偏向電極等が順
次配設されており、更にこれらの延長上に半導体基板７
が配設されるようになっている。また、この基板７には
電流積分機８が接続されている。
ラズマが発生される。このイオン源１の外部には引出し
電極２１分離電磁石３．スリット４．加速管５．収束系
６２図示しないＸＹ方向の走査電極及び偏向電極等が順
次配設されており、更にこれらの延長上に半導体基板７
が配設されるようになっている。また、この基板７には
電流積分機８が接続されている。
イオン源ｌの放電ガス（リンの場合、通常、フォスフイ
ン、ＰＨ３）中で発生されたリンイオンはイオン源１か
ら２０〜３０ ｋＶ 程度の電圧で引出し電極２によシ
引出され、イオンビーム９となる。イオンビーム９は目
的イオンのほかに多くの不要イオンを含んでいるので、
これを分離電磁石３によシ分離する。分離されたイオン
ビームはスリット４から加速管５に入射され、大きい加
速エネルギーを与えられる。つづいて、イオンビームは
収束系６によシ収束された後、ＸＹ方向に走査されて基
板７全面に均一に打ち込まれるように調整される。こう
して基板７に打ち込まれたイオンビームの電荷は電流と
して電流積分機８によシ測定される。予め設定されたド
ーズ量に達すると信号によシ打ち込みが中止 ゛さ
れ、次の基板と交換される。
ン、ＰＨ３）中で発生されたリンイオンはイオン源１か
ら２０〜３０ ｋＶ 程度の電圧で引出し電極２によシ
引出され、イオンビーム９となる。イオンビーム９は目
的イオンのほかに多くの不要イオンを含んでいるので、
これを分離電磁石３によシ分離する。分離されたイオン
ビームはスリット４から加速管５に入射され、大きい加
速エネルギーを与えられる。つづいて、イオンビームは
収束系６によシ収束された後、ＸＹ方向に走査されて基
板７全面に均一に打ち込まれるように調整される。こう
して基板７に打ち込まれたイオンビームの電荷は電流と
して電流積分機８によシ測定される。予め設定されたド
ーズ量に達すると信号によシ打ち込みが中止 ゛さ
れ、次の基板と交換される。
従来、ＰチャネルＭＯ８）ランシフタの゛深いイオン注
入″技術においてはイオン源１０フオスフイン（ＰＨ３
）ガス中で発生させだ１価のりンイオｙ（Ｐ＋）をＮ型
半導体基板のチャネル形成領域にイオン注入していた。
入″技術においてはイオン源１０フオスフイン（ＰＨ３
）ガス中で発生させだ１価のりンイオｙ（Ｐ＋）をＮ型
半導体基板のチャネル形成領域にイオン注入していた。
通常の半導体装置は５ｖの電源を使用しており、動作余
裕を考慮するとパンチスルー耐圧は１０ＶＩ７上である
ことが要求される。しかし、実効チャネル長が短いＰチ
ャネルＭＯ８）ランシフタにおいて１価のリンイオノ（
Ｐ ）を用いてパンナスルー劃圧がＩＯＶ以上となるよ
うに°゛深いイオン注入層”を形成するためには例えば
３ Ｕ ＯｋｅＶという大きな値の加速エネルギーでイ
オン注入しなければならない。こうした加速エネルギー
を得るためにはＰ＋を３００ ｋＶの電圧で加速しなけ
ればならず、イオン注入装置が巨大化してコスト、設置
上の問題静穏りの不都合が生じる。
裕を考慮するとパンチスルー耐圧は１０ＶＩ７上である
ことが要求される。しかし、実効チャネル長が短いＰチ
ャネルＭＯ８）ランシフタにおいて１価のリンイオノ（
Ｐ ）を用いてパンナスルー劃圧がＩＯＶ以上となるよ
うに°゛深いイオン注入層”を形成するためには例えば
３ Ｕ ＯｋｅＶという大きな値の加速エネルギーでイ
オン注入しなければならない。こうした加速エネルギー
を得るためにはＰ＋を３００ ｋＶの電圧で加速しなけ
ればならず、イオン注入装置が巨大化してコスト、設置
上の問題静穏りの不都合が生じる。
そこで、２価のリンイオノ（Ｐ ）をイオン注入すれ
は、同一の加速エネルギーを得るだめの加速電圧は１価
のリンイオノ（Ｐ ）の半分でよく、イオン注入装置を
巨大化しなくてもよいと考えられる。
は、同一の加速エネルギーを得るだめの加速電圧は１価
のリンイオノ（Ｐ ）の半分でよく、イオン注入装置を
巨大化しなくてもよいと考えられる。
このように２価のリンイオ／（Ｐ ）をイオン注入する
ためにはイオン源１中のＰ を１価のリンイオン（Ｐ＋
）等から効率よく分離しなければならない。イオン源１
中のＰ とＰ は引出し電極２によシ低電圧加速でイオ
ン源よシ引き出され、分離電磁石３内で異なる軌道を走
るため、スリット４でｐ＋＋だけを選択することができ
る。
ためにはイオン源１中のＰ を１価のリンイオン（Ｐ＋
）等から効率よく分離しなければならない。イオン源１
中のＰ とＰ は引出し電極２によシ低電圧加速でイオ
ン源よシ引き出され、分離電磁石３内で異なる軌道を走
るため、スリット４でｐ＋＋だけを選択することができ
る。
Ｐ＋＋は加速管５内で加速され所定のエネルギーを得る
。加速管５に印加される電圧が同一ならばＰ＋＋はＰ＋
の２倍のエネルギーを得る。
。加速管５に印加される電圧が同一ならばＰ＋＋はＰ＋
の２倍のエネルギーを得る。
ところが本発明者らの分析によれば従来、放電ガスとし
て通常使用されているフォスフイン（ＰＨ５）中ではｐ
＋＋ 、 Ｐ＋の他にＰ２ が多く含まれていることが
判明している。イオン源１中のＰ２＋はイオン源１よシ
引き出された後、分離電磁石３に入るまでの間に下記の
ように分解する。
て通常使用されているフォスフイン（ＰＨ５）中ではｐ
＋＋ 、 Ｐ＋の他にＰ２ が多く含まれていることが
判明している。イオン源１中のＰ２＋はイオン源１よシ
引き出された後、分離電磁石３に入るまでの間に下記の
ように分解する。
Ｐ２ −→Ｐ十Ｐ
イオン源１蜘ら引出された時点でＰ２ＦｉＰ と同一の
速度を有するので、Ｐ２＋から生成したＰ＋は分離電磁
石３内でＰ と同一の軌道を通過する。したがって、Ｐ
２を含むイオン源１からＰ２＋１のみをイオン注入しよ
うとしても、２Ｅｏのエネルギーを有するＰ とともに
Ｅ、のエネルギーを有するＰ＋がイオン注入されるため
所望のしきい値電圧やイオン注入深さが得られないとい
う欠点がある。
速度を有するので、Ｐ２＋から生成したＰ＋は分離電磁
石３内でＰ と同一の軌道を通過する。したがって、Ｐ
２を含むイオン源１からＰ２＋１のみをイオン注入しよ
うとしても、２Ｅｏのエネルギーを有するＰ とともに
Ｅ、のエネルギーを有するＰ＋がイオン注入されるため
所望のしきい値電圧やイオン注入深さが得られないとい
う欠点がある。
本発明はＰチャネルＭＯＳトランジスタを有する半導体
装置を製造する場合、イオン注入装置の小型化を図ると
ともに十分なパンチスルー耐圧を有し、高信頼性、高性
能、高再現性のＰチャネルＭＯ８）ランシフタを形成し
得る半導体装置の製造方法を提供することを目的とする
ものである。
装置を製造する場合、イオン注入装置の小型化を図ると
ともに十分なパンチスルー耐圧を有し、高信頼性、高性
能、高再現性のＰチャネルＭＯ８）ランシフタを形成し
得る半導体装置の製造方法を提供することを目的とする
ものである。
本発明基らは、適当な放電ガスを選べばＰ＋＋のみを効
率よく分離できるのでのニないかと考え、放電ガスにつ
いて検討した結果、フッ化リンが好適であることを究明
した。すなわち、放電ガスとしてＰＦ５あるいはＰＦ３
を用いれは、Ｐ２ はほとんど検出されず、Ｐ＋＋とＰ
＋とを非常に良好に分離することができる。したがって
、Ｐ のみをイオン注入することができるので、イオン
注入装置を巨大化することなく、高性能のＰチャネルＭ
Ｏ８）ランシフタを有する半導体装置を再現性よく製造
することかできる。
率よく分離できるのでのニないかと考え、放電ガスにつ
いて検討した結果、フッ化リンが好適であることを究明
した。すなわち、放電ガスとしてＰＦ５あるいはＰＦ３
を用いれは、Ｐ２ はほとんど検出されず、Ｐ＋＋とＰ
＋とを非常に良好に分離することができる。したがって
、Ｐ のみをイオン注入することができるので、イオン
注入装置を巨大化することなく、高性能のＰチャネルＭ
Ｏ８）ランシフタを有する半導体装置を再現性よく製造
することかできる。
すなわち、本発明方法は、Ｎ型半導体基板のチャネル形
成領域に選択的にリンイオンをイオン注入する工程と、
該チャネル形成領域上にデート酸化膜を介してダート電
極を形成する工程と、該ダート電極をマスクとしてＰ型
不純物をイオン注入し、ソース、ドレイン領域を形成す
る工程とによシＰチャネルＭＯ８）ランシフタを有する
半導体装置を製造する工程において、フッ化リン雰囲気
中で発生させた２価のリンイオンを前記チャネル形成領
域にイオン注入することを特徴とするものである。
成領域に選択的にリンイオンをイオン注入する工程と、
該チャネル形成領域上にデート酸化膜を介してダート電
極を形成する工程と、該ダート電極をマスクとしてＰ型
不純物をイオン注入し、ソース、ドレイン領域を形成す
る工程とによシＰチャネルＭＯ８）ランシフタを有する
半導体装置を製造する工程において、フッ化リン雰囲気
中で発生させた２価のリンイオンを前記チャネル形成領
域にイオン注入することを特徴とするものである。
以下、本発明ｉＰチャネルＭＯ８）ランシフタ製造に適
用した実施例を第２図（ａ）〜（Ｃ）を参照して説明す
る。
用した実施例を第２図（ａ）〜（Ｃ）を参照して説明す
る。
まず、Ｎ型シリコン基板１１表面に厚さ６００Ｘの熱酸
化膜１２を形成した。次に、ＰＦ５ガス中で発生させた
２価のリンイオン（Ｐ ） を加速エネルギーを変
化させ、ドーズ量ｌＸｌ０ Ｃｒｎの条件で図示しな
いホトレジストパターンをマスクとしてチャネル形成領
域にイオン注入し、Ｎ＋型不純物層（′°深いイオン注
入層″）１３を形成１−だ（第１図（ａ）図示）。
化膜１２を形成した。次に、ＰＦ５ガス中で発生させた
２価のリンイオン（Ｐ ） を加速エネルギーを変
化させ、ドーズ量ｌＸｌ０ Ｃｒｎの条件で図示しな
いホトレジストパターンをマスクとしてチャネル形成領
域にイオン注入し、Ｎ＋型不純物層（′°深いイオン注
入層″）１３を形成１−だ（第１図（ａ）図示）。
次いで、全面に不純物ドープト多結晶シリコンを堆積し
た後、この多結晶シリコン及び前記酸化膜１２を順次パ
ターニングして前記チャネル形成領域のＮ＋型不純物層
１３上にダート酸化膜１４を介してダート電極１５を形
成した（第２図（ｂ）図示）。
た後、この多結晶シリコン及び前記酸化膜１２を順次パ
ターニングして前記チャネル形成領域のＮ＋型不純物層
１３上にダート酸化膜１４を介してダート電極１５を形
成した（第２図（ｂ）図示）。
次いで、前記ダート電極１５をマスクとしてボロンを加
速エネルギー４０ ｋｅＶ、ドーズ量１×１０１５に−
２の条件でイオン注入してＰ＋型ソース、ドレイン領域
１６．１７を形成した。つづいて、全面にＣｖＤ−８Ｉ
Ｏ２膜１８を堆積した後、コンタクトホール１９．１９
を開孔した。つづいて、全面にＡｔ膜を蒸着した後、パ
ターニングしてＡｔ配線２０．２０を形成し、実効チャ
ネル長し２ＰＦ；２μｍのＰチャネルＭＯ８）ランシフ
タを製造した（第２図（Ｃ）図示）。
速エネルギー４０ ｋｅＶ、ドーズ量１×１０１５に−
２の条件でイオン注入してＰ＋型ソース、ドレイン領域
１６．１７を形成した。つづいて、全面にＣｖＤ−８Ｉ
Ｏ２膜１８を堆積した後、コンタクトホール１９．１９
を開孔した。つづいて、全面にＡｔ膜を蒸着した後、パ
ターニングしてＡｔ配線２０．２０を形成し、実効チャ
ネル長し２ＰＦ；２μｍのＰチャネルＭＯ８）ランシフ
タを製造した（第２図（Ｃ）図示）。
しかして、上述した製造方法によれは、ＰＦ５中で発生
させた２価のリンイオン（Ｐ ）のみを、１価のリン
イオン（Ｐ＋）をイオン注入する場合の半分の加速電圧
でイオン注入してＮ型不純物層１３を形成することがで
きるので、イオン注入装置を小型化することができ、し
かも所望のしきい値電圧やイオン注入深さを有する高性
能のＰチャイ・ルＭＯ８）ランマスクを再現性よく製造
することができる。
させた２価のリンイオン（Ｐ ）のみを、１価のリン
イオン（Ｐ＋）をイオン注入する場合の半分の加速電圧
でイオン注入してＮ型不純物層１３を形成することがで
きるので、イオン注入装置を小型化することができ、し
かも所望のしきい値電圧やイオン注入深さを有する高性
能のＰチャイ・ルＭＯ８）ランマスクを再現性よく製造
することができる。
また、第３図に示す如くイオン注入の際の加速エネルギ
ーを１５０ ｋｅＶ以上にず、１１１１；ｊ、／”ンチ
スルー面・１圧ｌＯ■以上の信頼性の茜いＰチャネルＭ
ＯＳトランジスタを製造することができる。
ーを１５０ ｋｅＶ以上にず、１１１１；ｊ、／”ンチ
スルー面・１圧ｌＯ■以上の信頼性の茜いＰチャネルＭ
ＯＳトランジスタを製造することができる。
なお、上記実施例と同様表刃法でグ〜ト′電極１５の幅
を変えることによシ製造された実効チャネル長しＦ、Ｆ
Ｆが１．６μｍ及び１２μｍのＰチャネルＭＯ８）う／
マスクにおいては、第３図から判るように加速エネルギ
ーを夫々２１０ ｋｅＶ、２６０ｋｅＶ以上にすれば、
ノソンチスルー耐圧をＩＯＶ以上にすることができる。
を変えることによシ製造された実効チャネル長しＦ、Ｆ
Ｆが１．６μｍ及び１２μｍのＰチャネルＭＯ８）う／
マスクにおいては、第３図から判るように加速エネルギ
ーを夫々２１０ ｋｅＶ、２６０ｋｅＶ以上にすれば、
ノソンチスルー耐圧をＩＯＶ以上にすることができる。
また、本発明方法において用いられるフッ化リンは上記
実施例の如（ＰＦ に限らすＰＦ、でもよい。
実施例の如（ＰＦ に限らすＰＦ、でもよい。
本発明によれは実効チャネル長が２μｍ以下のＰチャネ
ルＭＯ８）ランシフタを有する半導体装置を製造する場
合、イオン注入装置を小型化できるとともに十分なノ９
ンチスルー耐圧を有し、高信頼性、高性能、高再現性の
ＰチャネルＭＯＳトランジスタを形成し得る半導体装置
の製造方法を提供できるものである。
ルＭＯ８）ランシフタを有する半導体装置を製造する場
合、イオン注入装置を小型化できるとともに十分なノ９
ンチスルー耐圧を有し、高信頼性、高性能、高再現性の
ＰチャネルＭＯＳトランジスタを形成し得る半導体装置
の製造方法を提供できるものである。
ＭＯＳ ）ランシフタの製造方法を工程順に示す断面図
、第３図は加速エネルギーとパンチスルー耐圧との関係
を実効チャネル長を７４ラメータとして示す絵図である
。 １ノ・・・Ｎ型シリコン基板、１３・・・端型不純物層
、１４・・・ダート酸化膜、１５・・・ダート電極、１
６．１７・・・Ｐ＋型ソース、ドレイン領域、１８・・
・ＣＶＤ −５ｉｎ２膜、１９・・・コンタクトホール
、２０・・・Ａ／１．配線。
、第３図は加速エネルギーとパンチスルー耐圧との関係
を実効チャネル長を７４ラメータとして示す絵図である
。 １ノ・・・Ｎ型シリコン基板、１３・・・端型不純物層
、１４・・・ダート酸化膜、１５・・・ダート電極、１
６．１７・・・Ｐ＋型ソース、ドレイン領域、１８・・
・ＣＶＤ −５ｉｎ２膜、１９・・・コンタクトホール
、２０・・・Ａ／１．配線。
Claims (1)
- Ｎ型半導体基板のチャネル形成領域に選択的にリンイオ
ンをイオン注入する工程と、該チャネル形成領域上にケ
゛−ト酸化膜を介してダート電極を形成する工程と、該
ダート電極をマスクとしてＰ型不純物をイオン注入し、
ソース、ドレイン領域を形成する工程とによりｐチャネ
ルＭＯ８）ランシフタを有する半導体装置を製造する方
法において、フッ化リン雰囲気中で発生させた２価のリ
ンイオンを前記チャネル形成領域にイオン注入すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161661A JPS5950563A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161661A JPS5950563A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950563A true JPS5950563A (ja) | 1984-03-23 |
| JPH0559586B2 JPH0559586B2 (ja) | 1993-08-31 |
Family
ID=15739424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161661A Granted JPS5950563A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297113B1 (en) | 1998-04-03 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
-
1982
- 1982-09-17 JP JP57161661A patent/JPS5950563A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297113B1 (en) | 1998-04-03 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device, and a semiconductor device manufactured thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559586B2 (ja) | 1993-08-31 |
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